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5.1.3.5. 内部时钟
按照HPS Clock Configuration Planning指南中的说明验证HPS时钟后,就必须实现软件控制下的HPS时钟设置,通常由引导加载程序软件来完成。同时还必须遵循HPS和FPGA之间传输参考时钟的指导原则。
指南:避免HPS和FPGA之间的PLL级联。
因FPGA和HPS之间的PLL级联尚未表征。除非是执行抖动分析,否则请勿将FPGA和HPS PLL链接到一起。且仍未准备将HPS的输出时钟馈入FPGA中的PLL。
对软件控制下的HPS PLL和时钟管理有特定要求。
更多有关信息,请参阅 Intel® Agilex™ 硬核处理器系统技术参考手册中的“时钟管理器”部分。