仅对英特尔可见 — GUID: sam1403482837465
Ixiasoft
6.7.1.3. 定序器
定序器通过校准接口补偿建立中的各种变化以及保持由传送延迟引起的要求,从而实现高频存储器接口操作。
定序器实现的校准算法可确定延迟和相位设置的结合中是否需要保持数据和时钟信号的中央对齐(即使存在明显的延迟变化的情况)。随后FPGA I/O中的可编程延迟链实现所计算的延迟从而确保数据保持居中。
定序器嵌入于每个I/O bank中。该定序器由如下组件组成:
- read-write管理器。
- address/command集或指令ROM。
- 辅助模块,(例如,PHY管理器、数据管理器和追踪管理器。)
- 基于每管脚的数据码型和数据输出缓冲由read-write管脚器进行管理。
定序器所有主要的组件都与Avalon总线连接,并对Nios II子系统提供可控性、可见性和灵活性。
图 129. 定序器