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7.2.1.1. DATA时钟(DCLK)
Arria® 10器件生成串行时钟DCLK,为串行接口提供时序。在AS配置方案中, Arria® 10器件在DCLK下降沿驱动控制信号并在该时钟的下降沿锁存配置数据。
AS配置方案支持的最大DCLK频率是100 MHz。您可以使用CLKUSR或内部振荡器获得DCLK源。如果使用内部振荡器,可在 Quartus® Prime的Configuration页面,Device and Pin Options对话框下,选择12.5,25, 50或100 MHz时钟。
上电后,DCLK由默认的12.5 MHz内部振荡器驱动。 Arria® 10器件通过读取编程文件的选项位来决定使用的时钟源和频率。
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