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5.5.3.3. 可编程IOE延迟
通过启用可编程IOE延迟来确保零保持时间,最小化建立时间,或者增加时钟到输出(clock-to-output)时间。这有助于增加读写时序裕量,因为它最小化了总线中信号之间的不确定性。
每个管脚从管脚到输入(pin-to-input)寄存器都有一个不同的输入延时,或者从寄存器到输出(register-to-output)管脚都有一个不同的输出延时,来保证进出器件的一组总线中的信号具有相同的延时。
- 在输出和OE路径中,存在50 ps延时和最大800 ps的输出和OE延时。
- 在输入路径中,有两个50 ps增量时和最大3.2 ns的输入延时。
要了解关于可编程IOE延迟规范的详细信息,请参阅器件数据表。
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