仅对英特尔可见 — GUID: sam1403481708048
Ixiasoft
4.1.3.2. 局域时钟网络
RCLK网络对单一RCLK域中包含的逻辑提供低时钟插入延迟和偏斜。 Arria® 10IOE和指定象限中的内部逻辑也能够驱动RCLK来创建内部生成的局域时钟和其它高扇出控制信号。
Arria® 10器件提供能够水平驱动芯片的RCLK。RCLK覆盖器件同一行中的全部SCLK脊域。顶部和底部HSSI和I/O组具有垂直覆盖2行的RCLK。其它中等HSSI和I/O组具有垂直覆盖6行的RCLK。下图显示了RCLK网络覆盖区域。
图 54. Arria® 10器件中的RCLK网络 此图是硅晶片的顶视图,对应于器件封装的反向图。