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3.5.1.5.3. 27-Bit脉动FIR模式
在27-bit脉动FIR模式中,chainout加法器或累加器配置成64-bit操作,当使用27-bit数据(54-bit乘积)时提供10比特成本(overhead)。这使得总共11个27 x 27乘法器或者11个 Arria® 10精度可调DSP模块级联在一起组成一个脉动FIR结构。
27-bit脉动FIR模式支持每个DSP模块一阶脉动滤波器(one stage systolic filter)的实现。在此模式中不需要脉动寄存器。
图 40. Arria® 10器件的27-Bit脉动FIR模式