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4.1.3.3. 外设时钟网络
PCLK网络提供最低的插入延迟以及与RCLK网络相同的偏斜。
小型外设时钟网络
每个HSSI或者I/O bank含有12个SPCLK。SPCLK在HSSI bank中覆盖一个SCLK脊域,以及在同一行中彼此相邻的I/O bank中覆盖一个SCLK脊域。
图 55. Arria® 10器件的SPCLK网络 此图是硅晶片的顶视图,对应于器件封装的反向图。
大型外设时钟网络
每个HSSI或I/O bank含有2个LPCLK。LPCLK比SPCLK具有更大的网络覆盖范围。LPCLK在HSSI bank中覆盖一个SCLK脊区,以及在同一行中彼此相邻的I/O bank中覆盖一个SCLK脊域。顶部和底部HSSI以及I/O bank含有覆盖垂直两行的LPCLK。其它中间的HSSI和I/O bank含有覆盖垂直四行的LPCLK。
图 56. Arria® 10器件的LPCLK网络 此图是硅晶片的顶视图,对应于器件封装的反向图。