Intel® Stratix® 10通用I/O用户指南

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ID 683518
日期 7/09/2018
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1. Intel® Stratix® 10 I/O概述 2. Intel® Stratix® 10 I/O体系结构和功能 3. Intel® Stratix® 10 I/O设计考量 4. Intel® Stratix® 10 I/O实现指南 5. GPIO Intel® FPGA IP参考 6. Intel Stratix 10通用I/O用户指南存档 7. Intel® Stratix® 10通用I/O用户指南文件修订历史
1. Intel® Stratix® 10 I/O概述 x
1.1. Intel® Stratix® 10I/O和差分I/O缓冲器 1.2. Intel® Stratix® 10 I/O纵向移植支持
2. Intel® Stratix® 10 I/O体系结构和功能 x
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 2.2. Intel® Stratix® 10 器件中的I/O单元结构 2.3. Intel® Stratix® 10 器件中可编程IOE功能 2.4. Intel® Stratix® 10 器件的片上I/O匹配 2.5. Intel® Stratix® 10 器件的外部I/O匹配
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 x
2.1.1. Intel® Stratix® 10 I/O标准支持 2.1.2. Intel® Stratix® 10 I/O标准电压电平支持
2.2. Intel® Stratix® 10 器件中的I/O单元结构 x
2.2.1. Intel® Stratix® 10 器件的I/O Bank体系结构 2.2.2. Intel® Stratix® 10 器件的I/O缓冲器和寄存器
2.3. Intel® Stratix® 10 器件中可编程IOE功能 x
2.3.1. 可编程输出摆率控制 2.3.2. 可编程IOE延迟 2.3.3. 可编程开漏输出 2.3.4. 可编程总线保持 2.3.5. 可编程的上拉电阻器 2.3.6. 可编程预加重（Programmable Pre-Emphasis） 2.3.7. 可编程差分输出电压 2.3.8. 可编程电流强度
2.4. Intel® Stratix® 10 器件的片上I/O匹配 x
2.4.1. Intel® Stratix® 10 器件中无校准的RS OCT 2.4.2. Intel® Stratix® 10 器件中带校准的RSOCT 2.4.3. Intel® Stratix® 10 器件中带校准的RT OCT 2.4.4. 动态OCT 2.4.5. 差分输入（RD OCT） 2.4.6. Intel® Stratix® 10 器件中的OCT校准模块
2.5. Intel® Stratix® 10 器件的外部I/O匹配 x
2.5.1. 单端I/O匹配 2.5.2. Intel® Stratix® 10 器件的差分I/O匹配
2.5.2. Intel® Stratix® 10 器件的差分I/O匹配 x
2.5.2.1. Differential HSTL、SSTL、HSUL和POD匹配 2.5.2.2. LVDS、RSDS和Mini-LVDS匹配 2.5.2.3. LVPECL匹配
3. Intel® Stratix® 10 I/O设计考量 x
3.1. 指南：VREF源和VREF管脚 3.2. 指南：观察3.0 V对接的器件绝对最大额定值 3.3. 指南：基准电压和非基准电压I/O标准 3.4. 指南：上电排序期间不可驱动I/O管脚 3.5. 指南：最大DC电流限制
4. Intel® Stratix® 10 I/O实现指南 x
4.1. GPIO Intel® FPGA IP 4.2. 验证资源利用率和设计性能 4.3. GPIO时序 4.4. GPIO IP核设计实例 4.5. 验证管脚移植兼容性 4.6. IP移植到GPIO IP核
4.1. GPIO Intel® FPGA IP x
4.1.1. GPIO IP核数据路径 4.1.2. 寄存器封装
4.1.1. GPIO IP核数据路径 x
4.1.1.1. 输入路径 4.1.1.2. 输出或输出使能路径
4.3. GPIO时序 x
4.3.1. 时序组件 4.3.2. 延迟单元 4.3.3. 时序分析 4.3.4. 时序收敛指南
4.3.3. 时序分析 x
4.3.3.1. 单数据速率输入寄存器 4.3.3.2. 全速率或半速率DDIO输入寄存器 4.3.3.3. 单数据速率输出寄存器 4.3.3.4. 全速率或半速率DDIO输出寄存器
4.4. GPIO IP核设计实例 x
4.4.1. GPIO可综合 Intel® Quartus® Prime设计实例 4.4.2. GPIO IP核仿真设计实例
4.6. IP移植到GPIO IP核 x
4.6.1. 移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 4.6.2. 指南：交换已移植IP中的datain_h和datain_l端口
5. GPIO Intel® FPGA IP参考 x
5.1. GPIO Intel® FPGA IP参数设置 5.2. GPIO Intel® FPGA IP接口信号
5.2. GPIO Intel® FPGA IP接口信号 x
5.2.1. 共享信号 5.2.2. 数据接口的数据比特顺序 5.2.3. 数据接口信号和相应的时钟
1. Intel® Stratix® 10 I/O概述
2. Intel® Stratix® 10 I/O体系结构和功能
3. Intel® Stratix® 10 I/O设计考量
4. Intel® Stratix® 10 I/O实现指南
5. GPIO Intel® FPGA IP参考
6. Intel Stratix 10通用I/O用户指南存档
7. Intel® Stratix® 10通用I/O用户指南文件修订历史

2.3.8. 可编程电流强度

使用可编程电流强度以减缓远距离传输线路或传统背板造成的高信号衰减影响。
注：

要使用可编程电流强度，必须在 Intel® Quartus® Prime软件中指定电流强度约束。如果没有明确的约束， Intel® Quartus® Prime软件就会使用这些预定义的默认值：

  • 所有HSTL和SSTL Class I以及所有非电压参考I/O标准 — 50 Ω无校准的RS OCT
  • 所有HSTL和SSTL Class II I/O标准 — 25 Ω无校准的RS OCT
  • POD12 I/O标准 — 34 Ω无校准的RS OCT
表 8.   Intel® Stratix® 10器件的可编程电流强度设置每个 Intel® Stratix® 10器件I/O管脚的输出缓冲器都有可用于此表格列出的I/O标准的可编程电流强度控制。
I/O标准

IOH / IOL电流强度设置(mA)

支持用于FPGA

支持用于HPS 6

（仅SoC器件）
可用 默认 可用 默认
3.0 V LVTTL 7 24, 20, 16, 12, 8, 4 12 — —
3.0 V LVCMOS7 16, 12, 8, 4 12 — —
2.5 V LVCMOS 16, 12, 8, 4 12 — —
1.8 V LVCMOS 16, 12, 10, 8, 6, 4, 2 12 12, 10, 8 12
1.5 V LVCMOS 12, 10, 8, 6, 4, 2 12 — —
1.2 V LVCMOS 8, 6, 4, 2 8 — —
SSTL-18 Class I 8, 6, 4 8 — —
SSTL-18 Class II 8 8 — —
SSTL-15 Class I 8, 6, 4 8 — —
SSTL-15 Class II 8 8 — —
SSTL-135 8, 6, 4 8 — —
SSTL-125 8, 6, 4 8 — —
SSTL-12 8, 6, 4 8 — —
POD12 8, 6, 4 8 — —
1.8 V HSTL Class I 12, 10, 8, 6, 4 8 — —
1.8 V HSTL Class II 14 14 — —
1.5 V HSTL Class I 12, 10, 8, 6, 4 8 — —
1.5 V HSTL Class II 14 14 — —
1.2 V HSTL Class I 8, 6, 4 8 — —
Differential SSTL-18 Class I 8, 6, 4 8 — —
Differential SSTL-18 Class II 8 8 — —
Differential SSTL-15 Class I 8, 6, 4 8 — —
Differential SSTL-15 Class II 8 8 — —
Differential SSTL-135 12, 10, 8, 6, 4 8 — —
Differential SSTL-125 12, 10, 8, 6, 4 8 — —
Differential SSTL-12 Class I 12, 10, 8, 6, 4 8 — —
Differential POD12 8, 6, 4 8 — —
Differential 1.8 V HSTL Class I 12, 10, 8, 6, 4 8 — —
Differential 1.8 V HSTL Class II 14 14 — —
Differential 1.5 V HSTL Class I 12, 10, 8, 6, 4 8 — —
Differential 1.5 V HSTL Class II 14 14 — —
Differential 1.2 V HSTL Class I 8, 6, 4 8 — —
注： Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳电流强度设置。
6 用于HPS的可编程电流强度信息是初步信息。
7 可编程摆率仅适用于16 mA及以上的电流强度设置。
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