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4.3.3.2. 全速率或半速率DDIO输入寄存器
全速率或半速率DDIO输入寄存器的输入侧相同。通过使用虚拟时钟,将片外发送器建模至FPGA,以正确约束系统。
图 31. 全速率或半速率DDIO输入寄存器
命令 | 命令实例 | 说明 |
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create_clock | create_clock -name virtual_clock -period "200 MHz" create_clock -name ddio_in_clk -period "200 MHz" ddio_in_clk |
创建虚拟时钟和DDIO时钟的时钟设置。 |
set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
指示Timing Analyzer分析传输的正时钟边沿和负时钟边沿。请注意第二个set_input_delay命令中的-add_delay。 |
set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
指示Timing Analyzer忽略正时钟边沿至触发寄存器的负边沿,以及负时钟边沿到触发寄存器的正边沿。
注: ck_hr频率必须是ck_fr频率的一半。如果I/O PLL驱动该时钟,则可考虑使用derive_pll_clocks sdc命令。
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