Intel® Stratix® 10通用I/O用户指南

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ID 683518
日期 7/09/2018
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1. Intel® Stratix® 10 I/O概述 2. Intel® Stratix® 10 I/O体系结构和功能 3. Intel® Stratix® 10 I/O设计考量 4. Intel® Stratix® 10 I/O实现指南 5. GPIO Intel® FPGA IP参考 6. Intel Stratix 10通用I/O用户指南存档 7. Intel® Stratix® 10通用I/O用户指南文件修订历史
1. Intel® Stratix® 10 I/O概述 x
1.1. Intel® Stratix® 10I/O和差分I/O缓冲器 1.2. Intel® Stratix® 10 I/O纵向移植支持
2. Intel® Stratix® 10 I/O体系结构和功能 x
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 2.2. Intel® Stratix® 10 器件中的I/O单元结构 2.3. Intel® Stratix® 10 器件中可编程IOE功能 2.4. Intel® Stratix® 10 器件的片上I/O匹配 2.5. Intel® Stratix® 10 器件的外部I/O匹配
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 x
2.1.1. Intel® Stratix® 10 I/O标准支持 2.1.2. Intel® Stratix® 10 I/O标准电压电平支持
2.2. Intel® Stratix® 10 器件中的I/O单元结构 x
2.2.1. Intel® Stratix® 10 器件的I/O Bank体系结构 2.2.2. Intel® Stratix® 10 器件的I/O缓冲器和寄存器
2.3. Intel® Stratix® 10 器件中可编程IOE功能 x
2.3.1. 可编程输出摆率控制 2.3.2. 可编程IOE延迟 2.3.3. 可编程开漏输出 2.3.4. 可编程总线保持 2.3.5. 可编程的上拉电阻器 2.3.6. 可编程预加重（Programmable Pre-Emphasis） 2.3.7. 可编程差分输出电压 2.3.8. 可编程电流强度
2.4. Intel® Stratix® 10 器件的片上I/O匹配 x
2.4.1. Intel® Stratix® 10 器件中无校准的RS OCT 2.4.2. Intel® Stratix® 10 器件中带校准的RSOCT 2.4.3. Intel® Stratix® 10 器件中带校准的RT OCT 2.4.4. 动态OCT 2.4.5. 差分输入（RD OCT） 2.4.6. Intel® Stratix® 10 器件中的OCT校准模块
2.5. Intel® Stratix® 10 器件的外部I/O匹配 x
2.5.1. 单端I/O匹配 2.5.2. Intel® Stratix® 10 器件的差分I/O匹配
2.5.2. Intel® Stratix® 10 器件的差分I/O匹配 x
2.5.2.1. Differential HSTL、SSTL、HSUL和POD匹配 2.5.2.2. LVDS、RSDS和Mini-LVDS匹配 2.5.2.3. LVPECL匹配
3. Intel® Stratix® 10 I/O设计考量 x
3.1. 指南：VREF源和VREF管脚 3.2. 指南：观察3.0 V对接的器件绝对最大额定值 3.3. 指南：基准电压和非基准电压I/O标准 3.4. 指南：上电排序期间不可驱动I/O管脚 3.5. 指南：最大DC电流限制
4. Intel® Stratix® 10 I/O实现指南 x
4.1. GPIO Intel® FPGA IP 4.2. 验证资源利用率和设计性能 4.3. GPIO时序 4.4. GPIO IP核设计实例 4.5. 验证管脚移植兼容性 4.6. IP移植到GPIO IP核
4.1. GPIO Intel® FPGA IP x
4.1.1. GPIO IP核数据路径 4.1.2. 寄存器封装
4.1.1. GPIO IP核数据路径 x
4.1.1.1. 输入路径 4.1.1.2. 输出或输出使能路径
4.3. GPIO时序 x
4.3.1. 时序组件 4.3.2. 延迟单元 4.3.3. 时序分析 4.3.4. 时序收敛指南
4.3.3. 时序分析 x
4.3.3.1. 单数据速率输入寄存器 4.3.3.2. 全速率或半速率DDIO输入寄存器 4.3.3.3. 单数据速率输出寄存器 4.3.3.4. 全速率或半速率DDIO输出寄存器
4.4. GPIO IP核设计实例 x
4.4.1. GPIO可综合 Intel® Quartus® Prime设计实例 4.4.2. GPIO IP核仿真设计实例
4.6. IP移植到GPIO IP核 x
4.6.1. 移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 4.6.2. 指南：交换已移植IP中的datain_h和datain_l端口
5. GPIO Intel® FPGA IP参考 x
5.1. GPIO Intel® FPGA IP参数设置 5.2. GPIO Intel® FPGA IP接口信号
5.2. GPIO Intel® FPGA IP接口信号 x
5.2.1. 共享信号 5.2.2. 数据接口的数据比特顺序 5.2.3. 数据接口信号和相应的时钟
1. Intel® Stratix® 10 I/O概述
2. Intel® Stratix® 10 I/O体系结构和功能
3. Intel® Stratix® 10 I/O设计考量
4. Intel® Stratix® 10 I/O实现指南
5. GPIO Intel® FPGA IP参考
6. Intel Stratix 10通用I/O用户指南存档
7. Intel® Stratix® 10通用I/O用户指南文件修订历史

5.1. GPIO Intel® FPGA IP参数设置

可以在 Intel® Quartus® Prime软件中对GPIO IP核进行参数设置。有三组选项：General、Buffer和Registers。
表 23.   GPIO IP Core参数 - General
参数 条件 允许值 说明
Data Direction —
  • Input
  • Output
  • Bidir

指定GPIO的数据方向。
Data width —

1至128

指定数据宽度。
Use legacy top-level port names —
  • On
  • Off

使用与 Stratix® V、 Arria® V和 Cyclone® V器件中相同的端口名称。

例如：dout成为dataout_h和dataout_l，以及din变成datain_h和datain_l。

注： 相比在 Stratix® V、 Arria® V和 Cyclone® V器件中，这些端口的行为会有所不同。关于移植指南，请参阅相关信息。
表 24.   GPIO IP Core参数 - Buffer
参数 条件 允许值 说明
Use differential buffer —
  • On
  • Off

如果开启，则使能差分I/O缓冲器。
Use pseudo differential buffer
  • Data Direction = Output
  • Use differential buffer = On
  • On
  • Off

如果在输出模式下开启，则使能伪差分输出缓冲器。

如果开启Use differential buffer，则该选项将会因为双向模式而自动开启。

Use bus-hold circuitry
  • Data Direction = Input or Bidir
  • Use differential buffer = Off
  • On
  • Off

如果开启，则总线保持电路可将I/O管脚上的信号微弱保持为其最后驱动的状态（其中输出缓冲状态将会是1或0，但非高阻抗）。
Use open drain output
  • Data Direction = Output or Bidir
  • Use differential buffer = Off
  • On
  • Off

如果开启，则开漏输出将器件使能以提供系统级的控制信号，例如，可经系统中多个器件置位的中断和写入使能信号。
Enable output enable port Data Direction = Output
  • On
  • Off

如果开启，则使能用户输入到OE端口。该选项因双向模式而自动开启。

在 Intel® Stratix® 10器件中，每个3 V I/O bank仅为其8八个单端I/O提供2个输出使能（OE）。

Enable seriestermination / paralleltermination ports —
  • On
  • Off

如果开启，则使能输出缓冲的seriesterminationcontrol和parallelterminationcontrol端口。

表 25.   GPIO IP Core参数 - Registers
参数 条件 允许值 说明
Register mode —
  • None
  • Simple register
  • DDIO
 指定用于GPIO IP核的寄存器模式：
  • None — 指定一个从/到缓冲器的简单线缆连接。
  • Simple register — 指定DDIO在单数据速率模式（SDR）中用作简单寄存器。Fitter可能会将该寄存器封装在I/O中。
  • DDIO — 指定IP核使用DDIO。

如果使用仅有3 V I/O bank支持的I/O标准，则选择None。

Enable synchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset

指定如何实现同步复位端口。

  • None — 禁用同步复位端口。
  • Clear — 使能SCLR端口用于同步清除。
  • Preset — 使能SSET端口用于同步预置。
Enable asynchronous clear / preset port
  • Register mode = DDIO
  • None
  • Clear
  • Preset

指定如何实现异步复位端口。

  • None — 禁用异步复位端口。
  • Clear — 使能ACLR端口用于异步清除。
  • Preset — 使能ASET端口用于异步预置。

ACLR和ASET信号为高电平有效。

Enable clock enable ports Register mode = DDIO
  • On
  • Off
  • On — 显现时钟使能（CKE）端口以支持对数据输入和输出的控制。该信号防止数据在无控制的情况下进行传递。
  • Off — 时钟使能端口未显现，且数据始终自动通过寄存器。
Half Rate logic Register mode = DDIO
  • On
  • Off
 如果开启，则使能半速率DDIO。
Separate input / output Clocks
  • Data Direction = Bidir
  • Register mode = Simple register or DDIO
  • On
  • Off
 如果开启，则使能用于双向模式下输入和输入路径的独立时钟（CK_IN和CK_OUT）。
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