Intel® Stratix® 10通用I/O用户指南

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ID 683518
日期 7/09/2018
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1. Intel® Stratix® 10 I/O概述 2. Intel® Stratix® 10 I/O体系结构和功能 3. Intel® Stratix® 10 I/O设计考量 4. Intel® Stratix® 10 I/O实现指南 5. GPIO Intel® FPGA IP参考 6. Intel Stratix 10通用I/O用户指南存档 7. Intel® Stratix® 10通用I/O用户指南文件修订历史
1. Intel® Stratix® 10 I/O概述 x
1.1. Intel® Stratix® 10I/O和差分I/O缓冲器 1.2. Intel® Stratix® 10 I/O纵向移植支持
2. Intel® Stratix® 10 I/O体系结构和功能 x
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 2.2. Intel® Stratix® 10 器件中的I/O单元结构 2.3. Intel® Stratix® 10 器件中可编程IOE功能 2.4. Intel® Stratix® 10 器件的片上I/O匹配 2.5. Intel® Stratix® 10 器件的外部I/O匹配
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 x
2.1.1. Intel® Stratix® 10 I/O标准支持 2.1.2. Intel® Stratix® 10 I/O标准电压电平支持
2.2. Intel® Stratix® 10 器件中的I/O单元结构 x
2.2.1. Intel® Stratix® 10 器件的I/O Bank体系结构 2.2.2. Intel® Stratix® 10 器件的I/O缓冲器和寄存器
2.3. Intel® Stratix® 10 器件中可编程IOE功能 x
2.3.1. 可编程输出摆率控制 2.3.2. 可编程IOE延迟 2.3.3. 可编程开漏输出 2.3.4. 可编程总线保持 2.3.5. 可编程的上拉电阻器 2.3.6. 可编程预加重（Programmable Pre-Emphasis） 2.3.7. 可编程差分输出电压 2.3.8. 可编程电流强度
2.4. Intel® Stratix® 10 器件的片上I/O匹配 x
2.4.1. Intel® Stratix® 10 器件中无校准的RS OCT 2.4.2. Intel® Stratix® 10 器件中带校准的RSOCT 2.4.3. Intel® Stratix® 10 器件中带校准的RT OCT 2.4.4. 动态OCT 2.4.5. 差分输入（RD OCT） 2.4.6. Intel® Stratix® 10 器件中的OCT校准模块
2.5. Intel® Stratix® 10 器件的外部I/O匹配 x
2.5.1. 单端I/O匹配 2.5.2. Intel® Stratix® 10 器件的差分I/O匹配
2.5.2. Intel® Stratix® 10 器件的差分I/O匹配 x
2.5.2.1. Differential HSTL、SSTL、HSUL和POD匹配 2.5.2.2. LVDS、RSDS和Mini-LVDS匹配 2.5.2.3. LVPECL匹配
3. Intel® Stratix® 10 I/O设计考量 x
3.1. 指南：VREF源和VREF管脚 3.2. 指南：观察3.0 V对接的器件绝对最大额定值 3.3. 指南：基准电压和非基准电压I/O标准 3.4. 指南：上电排序期间不可驱动I/O管脚 3.5. 指南：最大DC电流限制
4. Intel® Stratix® 10 I/O实现指南 x
4.1. GPIO Intel® FPGA IP 4.2. 验证资源利用率和设计性能 4.3. GPIO时序 4.4. GPIO IP核设计实例 4.5. 验证管脚移植兼容性 4.6. IP移植到GPIO IP核
4.1. GPIO Intel® FPGA IP x
4.1.1. GPIO IP核数据路径 4.1.2. 寄存器封装
4.1.1. GPIO IP核数据路径 x
4.1.1.1. 输入路径 4.1.1.2. 输出或输出使能路径
4.3. GPIO时序 x
4.3.1. 时序组件 4.3.2. 延迟单元 4.3.3. 时序分析 4.3.4. 时序收敛指南
4.3.3. 时序分析 x
4.3.3.1. 单数据速率输入寄存器 4.3.3.2. 全速率或半速率DDIO输入寄存器 4.3.3.3. 单数据速率输出寄存器 4.3.3.4. 全速率或半速率DDIO输出寄存器
4.4. GPIO IP核设计实例 x
4.4.1. GPIO可综合 Intel® Quartus® Prime设计实例 4.4.2. GPIO IP核仿真设计实例
4.6. IP移植到GPIO IP核 x
4.6.1. 移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 4.6.2. 指南：交换已移植IP中的datain_h和datain_l端口
5. GPIO Intel® FPGA IP参考 x
5.1. GPIO Intel® FPGA IP参数设置 5.2. GPIO Intel® FPGA IP接口信号
5.2. GPIO Intel® FPGA IP接口信号 x
5.2.1. 共享信号 5.2.2. 数据接口的数据比特顺序 5.2.3. 数据接口信号和相应的时钟
1. Intel® Stratix® 10 I/O概述
2. Intel® Stratix® 10 I/O体系结构和功能
3. Intel® Stratix® 10 I/O设计考量
4. Intel® Stratix® 10 I/O实现指南
5. GPIO Intel® FPGA IP参考
6. Intel Stratix 10通用I/O用户指南存档
7. Intel® Stratix® 10通用I/O用户指南文件修订历史

7. Intel® Stratix® 10通用I/O用户指南文件修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2021.07.07 21.2
  • 在可编程IOE功能I/O缓冲器类型和I/O标准支持的列表中，为开漏输出，总线保持和弱上拉电阻器功能添加了2.5 V LVCMOS支持。
2018.07.09 18.0
  • 为3.0 V LVTTL I/O标准添加了24 mA和20 mA电流强度设置。
  • 在罗列可编程电流强度的列表中添加了Differential SSTL-15 Class I和Class II，以及Differential SSTL-18 Class I和Class II。
  • 在罗列有校准RS OCT和无校准RS OCT的列表中添加了Differential SSTL-15 Class I和Class II。
  • 删除了用于SSTL-15和Differential SSTL-15 I/O标准的50 Ω RT OCT。
  • 在关于可编程开漏输出的主题中添加了注释说明不可将输出电压拉高至Vi （DC）水平之上。
2018.05.10 18.0
  • 更新了有关3 V I/O的脚注，以注明E-Tile收发器tile中不支持3 V I/O。
  • 在I/O标准支持列表中添加了脚注，以注明当tile掉电时，收发器tile的3 V I/O bank不可用。
  • 删除了DDR2支持。
  • 删除了关于MultiVolt I/O接口的主题，并将该信息添加到I/O标准电压支持的主题中。
  • 将I/O计数表和I/O bank位置图移动到管脚说明（pin-out）文件。
  • 更新了LVPECL匹配主题中图示的标题，以阐明该图示所指为外部匹配。LVPECL I/O标准无OCT支持。
  • 阐明在实现DDR电路时可使用I/O寄存器，请使用 Intel® Arria® 10器件中。
  • 阐明所有配置成3 V I/O bank的单端I/O支持所有可编程的I/O单元，但除可编程预加重、RD片上匹配（OCT）、已校准RS和RT OCT以及内部VREF生成以外。
  • 阐明3 V I/O bank支持单端和差分SSTL、HSTL和HSUL I/O标准。
  • 在指南：VREF源和VREF管脚中指定了VREF管脚专用于基准电压单端I/O标准。
  • 通过Intel Stratix 10器件中的I/O标准和电压电平阐明 Intel® Arria® 10 FPGA器件和 Intel® Arria® 10 SoC器件中可用I/O缓冲器的类型。
  • 在可编程开漏输出部分，将logic-to-pin更改为logic to the output buffer。
  • 将IP核从"Intel FPGA GPIO"重命名为"GPIO Intel FPGA IP"。
  • 将"clk_fr"和"clk_hr"实例更正为"ck_fr"和"ck_hr"。
  • 更新了GPIO IP核输入路径和输出路径结构图，以显示实际IP核信号名称。
  • 更新了罗列复位接口信号的表格，以提高清晰度。
日期 版本 修订内容
2017年11月 2017.11.06
  • 阐明每个3 V I/O bank仅为8个单端I/O提供2个OE。
  • 删除了 Intel® Stratix® 10 TX 4500和TX 5500器件。
  • 将封装SF48添加到 Intel® Stratix® 10 TX 1650和TX 2100器件。
  • 添加了 Intel® Stratix® 10 MX器件。
  • 详细说明3 V I/Os不可用于E-Tile收发器类型的 Intel® Stratix® 10器件。
  • 对更新了罗列 Intel® Stratix® 10 GX器件中GPIO缓冲器和LVDS通道的表格的说明，以详细说明LVDS通道计数包含专用时钟管脚。
  • 从所有 Intel® Stratix® 10器件中删除了HF50封装。
  • 重新组织了罗列I/O bank位置和管脚计数的主题和表格。
  • 添加了对2.5 V LVCMOS I/O标准的支持。
  • 添加了对1.8 V LVCMOS、1.5 V LVCMOS和1.2 V LVCMOS I/O标准的3 V I/O bank支持。
  • 删除了所有"DDR3U"实例。Intel仅验证和支持 Intel® Stratix® 10外部存储器接口用户指南，性能支持总结中列出用于存储器接口的IP。
  • 添加注释以详细说明在3 V I/O bank上使用1.2 V、1.5 V、1.8 V和2.5 V I/O标准时，需设置USE_AS_3V_GPIO约束。
  • 更新了罗列I/O缓冲器类型和I/O标准支持的可编程IOE功能的表格。
  • 删除了罗列支持可编程摆率控制的I/O标准和电流强度的表格。
  • 添加了关于默认摆率设置的信息。
  • 更新了关于可编程IOE延迟的主题，删除了输入和输出延迟信息。I/O延迟数为待定属性。
  • 添加了关于 Intel® Quartus® Prime软件中未明确分配电流强度的情况下默认预定义电流强度的信息。
  • 更新了罗列可编程电流强度设置的表格。
    • 对以下I/O标准添加了电流强度设置：
      • 2.5 V VCMOS
      • SSTL-135和Differential SSTL-135
      • SSTL-125和Differential SSTL-125
      • SSTL-12和Differential SSTL-12 Class I
      • POD12和Differential POD12
      • Differential 1.8 V HSTL Class I和Class II
      • Differential 1.5 V HSTL Class I和Class II
      • Differential 1.2 V HSTL Class I
    • 删除了用于1.8 V LVCMOS标准的6 mA、4 mA和2 mA HPS电流强度设置
    • 删除了用于1.8 V LVCMOS I/O标准的所有HPS电流强度设置
    • 从以下I/O标准中删除了12 mA和10 mA电流强度设置：
      • 1.2 V LVCMOS
      • SSTL-18 Class I
      • SSTL-15 Class I
      • 1.2 V HSTL Class I
    • 从SSTL-18 Class II和SSTL-15 Class II I/O标准中删除了16 mA电流强度设置
    • 将用于1.8 V HSTL Class II和1.5 V HSTL Class II I/O标准的电流强度从16 mA更新为14 mA
    • 删除了用于1.2 V HSTL Class II I/O标准的可编程电流强度
  • 删除了对3 V I/O的OCT支持。
  • 在关于RS和RT OCT支持的表格中对I/O标准和可用OCT设置进行了更新。
  • 更新罗列外部匹配方案的表格，添加了2.5 V LVCMOS。
  • 更新了图示中的信号名称，以匹配Intel FPGA GPIO IP核中的信号名。
  • 添加了输出路径波形。
  • 将"Altera GPIO IP核"更名为"Intel FPGA GPIO IP核"。
  • 阐明ASET和ACLR信号均为高电平有效。
2017年9月 2017.09.04
  • 添加了8 mA到SSTL-2 Class II、SSTL-18 Class II和SSTL-15 Class II，并从支持可编程输出摆率控制的电流强度设置列表的STL-18 Class II中删除了12 mA。
  • 添加了8 mA电流强度设置到SSTL-18 Class II和SSTL-15 Class II。
  • 将以下I/O标准添加到罗列无校准RS OCT的可选I/O标准的表格中：
    • Differential SSTL-15
    • Differential SSTL-135
    • Differential SSTL-125
    • Differential SSTL-12
    • Differential HSUL-12
  • 添加了16 mA电流强度设置到1.8 V LVCMOS I/O标准。
  • 添加了12 mA和10 mA电流强度设置到1.2 V LVCMOS I/O标准。
  • 在罗列无校准RS OCT的可选I/O标准的表格中，从Differential SSTL-15删除了25 Ω和50 Ω RS OCT设置。
  • 更新了罗列Altera GPIO缓冲器参数的表格，详细说明Use bus-hold circuitry参数选项的条件。
2017年2月 2017.02.13
  • 删除了 Intel® Stratix® 10 TX 1650和TX 2100器件中的SF48封装。
  • 更新了阐明3 V I/O bank中无I/O寄存器和DDIO，且不支持Altera GPIO IP核所有功能的话题。
2016年12月 2016.12.05 更正了用于GX 4500和SX 5500器件HF55封装的I/O bank 3L中的I/O数量。
2016年10月 2016.10.31

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