Intel® Stratix® 10通用I/O用户指南

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ID 683518
日期 7/09/2018
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1. Intel® Stratix® 10 I/O概述 2. Intel® Stratix® 10 I/O体系结构和功能 3. Intel® Stratix® 10 I/O设计考量 4. Intel® Stratix® 10 I/O实现指南 5. GPIO Intel® FPGA IP参考 6. Intel Stratix 10通用I/O用户指南存档 7. Intel® Stratix® 10通用I/O用户指南文件修订历史
1. Intel® Stratix® 10 I/O概述 x
1.1. Intel® Stratix® 10I/O和差分I/O缓冲器 1.2. Intel® Stratix® 10 I/O纵向移植支持
2. Intel® Stratix® 10 I/O体系结构和功能 x
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 2.2. Intel® Stratix® 10 器件中的I/O单元结构 2.3. Intel® Stratix® 10 器件中可编程IOE功能 2.4. Intel® Stratix® 10 器件的片上I/O匹配 2.5. Intel® Stratix® 10 器件的外部I/O匹配
2.1. Intel® Stratix® 10器件中的I/O标准和电压电平 x
2.1.1. Intel® Stratix® 10 I/O标准支持 2.1.2. Intel® Stratix® 10 I/O标准电压电平支持
2.2. Intel® Stratix® 10 器件中的I/O单元结构 x
2.2.1. Intel® Stratix® 10 器件的I/O Bank体系结构 2.2.2. Intel® Stratix® 10 器件的I/O缓冲器和寄存器
2.3. Intel® Stratix® 10 器件中可编程IOE功能 x
2.3.1. 可编程输出摆率控制 2.3.2. 可编程IOE延迟 2.3.3. 可编程开漏输出 2.3.4. 可编程总线保持 2.3.5. 可编程的上拉电阻器 2.3.6. 可编程预加重（Programmable Pre-Emphasis） 2.3.7. 可编程差分输出电压 2.3.8. 可编程电流强度
2.4. Intel® Stratix® 10 器件的片上I/O匹配 x
2.4.1. Intel® Stratix® 10 器件中无校准的RS OCT 2.4.2. Intel® Stratix® 10 器件中带校准的RSOCT 2.4.3. Intel® Stratix® 10 器件中带校准的RT OCT 2.4.4. 动态OCT 2.4.5. 差分输入（RD OCT） 2.4.6. Intel® Stratix® 10 器件中的OCT校准模块
2.5. Intel® Stratix® 10 器件的外部I/O匹配 x
2.5.1. 单端I/O匹配 2.5.2. Intel® Stratix® 10 器件的差分I/O匹配
2.5.2. Intel® Stratix® 10 器件的差分I/O匹配 x
2.5.2.1. Differential HSTL、SSTL、HSUL和POD匹配 2.5.2.2. LVDS、RSDS和Mini-LVDS匹配 2.5.2.3. LVPECL匹配
3. Intel® Stratix® 10 I/O设计考量 x
3.1. 指南：VREF源和VREF管脚 3.2. 指南：观察3.0 V对接的器件绝对最大额定值 3.3. 指南：基准电压和非基准电压I/O标准 3.4. 指南：上电排序期间不可驱动I/O管脚 3.5. 指南：最大DC电流限制
4. Intel® Stratix® 10 I/O实现指南 x
4.1. GPIO Intel® FPGA IP 4.2. 验证资源利用率和设计性能 4.3. GPIO时序 4.4. GPIO IP核设计实例 4.5. 验证管脚移植兼容性 4.6. IP移植到GPIO IP核
4.1. GPIO Intel® FPGA IP x
4.1.1. GPIO IP核数据路径 4.1.2. 寄存器封装
4.1.1. GPIO IP核数据路径 x
4.1.1.1. 输入路径 4.1.1.2. 输出或输出使能路径
4.3. GPIO时序 x
4.3.1. 时序组件 4.3.2. 延迟单元 4.3.3. 时序分析 4.3.4. 时序收敛指南
4.3.3. 时序分析 x
4.3.3.1. 单数据速率输入寄存器 4.3.3.2. 全速率或半速率DDIO输入寄存器 4.3.3.3. 单数据速率输出寄存器 4.3.3.4. 全速率或半速率DDIO输出寄存器
4.4. GPIO IP核设计实例 x
4.4.1. GPIO可综合 Intel® Quartus® Prime设计实例 4.4.2. GPIO IP核仿真设计实例
4.6. IP移植到GPIO IP核 x
4.6.1. 移植您的ALTDDIO_IN、ALTDDIO_OUT、ALTDDIO_BIDIR和ALTIOBUF IP核 4.6.2. 指南：交换已移植IP中的datain_h和datain_l端口
5. GPIO Intel® FPGA IP参考 x
5.1. GPIO Intel® FPGA IP参数设置 5.2. GPIO Intel® FPGA IP接口信号
5.2. GPIO Intel® FPGA IP接口信号 x
5.2.1. 共享信号 5.2.2. 数据接口的数据比特顺序 5.2.3. 数据接口信号和相应的时钟
1. Intel® Stratix® 10 I/O概述
2. Intel® Stratix® 10 I/O体系结构和功能
3. Intel® Stratix® 10 I/O设计考量
4. Intel® Stratix® 10 I/O实现指南
5. GPIO Intel® FPGA IP参考
6. Intel Stratix 10通用I/O用户指南存档
7. Intel® Stratix® 10通用I/O用户指南文件修订历史

5.2. GPIO Intel® FPGA IP接口信号

根据您指定的参数设置，可用于GPIO IP核的对接信号有所不同。
图 34.  GPIO IP核接口


图 35.  GPIO接口信号


表 26.  焊盘接口信号焊盘接口是GPIO IP核到焊盘的物理连接。该接口可以是输入、输出或者双向接口，具体取决于IP核的配置。如表格中，SIZE是IP核参数编辑器中指定的数据宽度。
信号名称 方向 说明
pad_in[SIZE-1:0] Input

来自焊盘的输入信号。
pad_in_b[SIZE-1:0] Input

来自焊盘的差分输入信号负节点。如果启用Use differential buffer选项，则该端口可用。

pad_out[SIZE-1:0] Output 至焊盘的输出信号。
pad_out_b[SIZE-1:0] Output

至焊盘的差分输出信号负节点。如果启用Use differential buffer选项，则该端口可用。

pad_io[SIZE-1:0] Bidirectional（双向）

与焊盘的双向信号连接。
pad_io_b[SIZE-1:0] Bidirectional

与焊盘的差分双向信号连接负节点。如果开启Use differential buffer选项，则该端口可用。

表 27.  数据接口信号该数据接口是GPIO IP核到FPGA內核的输入或输出接口。如下表格中，SIZE是IP核参数编辑器中指定的数据宽度。
信号名称 方向 说明
din[DATA_SIZE-1:0] Input

输出或双向模式下来自FPGA內核的数据输入。DATA_SIZE取决于寄存器模式：

  • 旁路或简单寄存器 — DATA_SIZE = SIZE
  • 无半速率逻辑的DDIO — DATA_SIZE = 2 × SIZE
  • 具有有半速率逻辑的DDIO — DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0] Output

数据输出至输入或双向模式下中的FPGA內核，DATA_SIZE取决于寄存器模式：

  • 旁路或简单寄存器 — DATA_SIZE = SIZE
  • 无半速率逻辑的DDIO — DATA_SIZE = 2 × SIZE
  • 具有半速率逻辑的DDIO — DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0] Input

在启用Enable output enable port的输出或双向模式下来自FPGA內核的OE输入。OE为高有效电平。发送数据时，将该信号设置为1。接收数据时，将该信号设置为0。OE_SIZE取决于寄存器模式：

  • 旁路或简单寄存器 — DATA_SIZE = SIZE
  • 无半速率逻辑的DDIO — DATA_SIZE = SIZE
  • 具有半速率逻辑的DDIO — DATA_SIZE = 2 × SIZE
表 28.  时钟接口信号时钟接口是输入时钟接口。由各种信号组成，具体取决于配置。此GPIO IP核可以有0、1、2或4个时钟输入。各个时钟端口在不同配置中显示不同，以反映时钟信号执行的实际功能。
信号名称 方向 说明
ck Input

在输入和输出路径中，如果启用Half Rate logic参数，该时钟就会驱动一个封装的寄存器或者DDIO。

双向模式下，如果关闭Separate input/output Clocks参数，该时钟就是输入或输出路径的唯一时钟。

ck_fr Input

在输入或输出路径中，如果启用Half Rate logic参数，则这些时钟会驱动全速率或半速率DDIO。

双向模式下，如果关闭Separate input/output Clocks参数，则输入和输出路径就会使用这些时钟。

ck_hr
ck_in Input

双向模式下，如果同时指定以下两种设置，则这些时钟就会驱动输入和输出路径中的封装寄存器或DDIO：

  • 关闭Half Rate logic参数。
  • 启用Separate input/output Clocks参数。
ck_out
ck_fr_in Input

在双向模式下， 如果同时指定这两种设置，则这些时钟就会在输入和输出路径下驱动全速率和半速率DDIOS：

  • 启用Half Rate logic参数。
  • 启用Separate input/output Clocks参数。

例如，ck_fr_out驱动输出路径中的全速率DDIO。

ck_fr_out
ck_hr_in
ck_hr_out
cke Input 时钟使能。
表 29.  终端接口信号终端接口将GPIO IP核连接到I/O缓冲器。
信号名称 方向 说明
seriesterminationcontrol Input 从终端控制块（OCT）到缓冲器的输入。该信号设置缓冲器串行阻抗值。
parallelterminationcontrol Input 从终端控制块（OCT）到缓冲器的输入。该信号设置缓冲器并行阻抗值。
表 30.  复位接口信号复位接口将GPIO IP核连接到DDIO。
信号名称 方向 说明
sclr Input 同步清除输入。如果使能sset，则不可用。
aclr Input 异步清除输入。高有效电平。如果使能aset，则不可用。
aset Input 异步设置输入。高有效电平。如果使能aclr，则不可用。
sset Input 同步设置输入。如果使能sclr，则不可用。
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