External Memory Interfaces Agilex™ 7 M-Series FPGA IP User Guide

ID 772538
Date 3/31/2025
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2.1. Agilex™ 7 M-Series EMIF IP Protocol and Feature Support

  • The Agilex™ 7 M-Series FPGA EMIF IP supports DDR4 with hard memory controller and hard PHY.
  • The Agilex™ 7 M-Series FPGA EMIF IP supports DDR5 with hard memory controller and hard PHY.
  • The Agilex™ 7 M-Series FPGA EMIF IP supports LPDDR5 with hard memory controller and hard PHY.

The following table details support for memory format, rank, component and DIMM density across memory protocols:

Table 2.  
    DDR4    
Device Memory Format Rank Base DRAM Width ES Production Component Width Max Component Max Capacity
FP8 DDR4 Component * 1R x16 Y Y x8 / x16 16 Gb N/A
1R x8 Y Y
2R x16 Y Y
2R x8 Y Y
SODIMM ** 1R x16 Y Y x4 / x8 / x16 N/A 128 GB
1R x8 Y Y
2R x8 Y Y
UDIMM ** 1R x16 Y Y
1R x8 Y Y
2R x8 Y Y
RDIMM ** 1R x8 Y Y
1R x4 Y Y
2R x8 Y Y
2R x4 Y Y
DDR5 Component 1R x16 Y Y x8 / x16

16 GB

24 GB

32 GB

N/A
1R x8 Y Y
2R x16 Y Y
2R x8 Y Y
SODIMM ** 1R x16 Y Y x8 / x16 N/A 64 GB
1R x8 Y Y
2R x8 Y Y
UDIMM ** 1R x16 Y Y x8 / x16 N/A 64 GB
1R x8 Y Y
2R x8 Y Y
RDIMM ** 1R x8 Y Y x4 / x8 N/A 128 GB
1R x4 Y Y
2R x8 Y Y
2R x4 Y Y
Note:
  • * Clamshell support is not available.
  • ** 3DS support is not available.
  • ** Single sub-channel implementation is not supported; you must configure and use both sub-channels for a DIMM.