仅对英特尔可见 — GUID: fdj1602527078698
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1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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1.5. 性能和资源利用率
如下表格显示为,针对R-tile Avalon® 流IP核支持的所有配置而建议的FPGA 架构速率等级。
配置 |
应用程序时钟频率(MHz) | 建议的FPGA逻辑架构速度等级 |
注意 |
---|---|---|---|
Gen5 1x16 EP/RP/BP | 400/425/450/475/500 | -1, -2 | |
Gen4 1x16 EP/RP/BP | 250/275/300 | -1, -2, -3 | |
400/425/450/475/500 |
-1, -2 | (*) | |
Gen3 1x16 EP/RP/BP | 250/275/300 | -1, -2, -3 | |
400、425、450、475、500 | -1, -2 | (*) | |
Gen5 2x8 EP/RP/BP | 400/425/450/475/500 | -1, -2 | |
Gen4 2x8 EP/RP/BP | 250/275/300 | -1, -2, -3 | |
400/425/450/475/500 |
-1, -2 | (*) | |
Gen3 2x8 EP/RP/BP | 250/275/300 | -1, -2, -3 | |
250/275/300 | -1, -2, -3 | (*) | |
Gen5 4x4 EP/RP/BP | 400/425/450/475/500 | -1, -2 | |
Gen4 4x4 EP/RP/BP | 400/425/450/475/500 | -1, -2 | |
400/425/450/475/500 | -1, -2 | (*) | |
Gen3 4x4 EP/RP/BP | 250/275/300 | -1, -2, -3 | |
250/275/300 | -1, -2, -3 | (*) | |
PIPE Direct |
500 | -1, -2 |
注: (*)该配置只在OPN编号中带有后缀R2或R3的器件中可用。有关OPN解码的更多信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述。
注: 应用程序时钟频率范围被分成25 MHz步进,可在IP Parameter Editor中进行选择。
以下表格显示为已选配置的常规资源利用率信息。
资源使用是基于 Avalon® 流IP核顶层实体(intel_rtile_pcie_ast),该实体中包含FPGA架构中实现的IP核软逻辑。
链路配置 | 器件系列 | ALMs | M20Ks | 专用逻辑寄存器 |
---|---|---|---|---|
Gen5 x16 | Intel® Agilex™ | 11721 | 0 | 32819 |
Gen4 x16 | Intel® Agilex™ | 11617 | 0 | 28127 |
Gen3 x16 | Intel® Agilex™ | 11617 | 0 | 28127 |
16-channel PIPE Direct | Intel® Agilex™ | 2257 | 0 | 1836 |
有关R-tile Avalon® Streaming设计实例的更多详细信息,请参阅R-tile Avalon Streaming Intel FPGA IP面向PCI Express的设计实例用户指南。