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Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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2.3.2. 复位
R-tile上仅有一个PERST# (pin_perst_n)管脚。因此,切换pin_perst_n将会影响整个R-tile。如果将R-tile x16端口分叉成两个x8 Endpoint,则切换pin_perst_n时,这两个x8 Endpoints都会受影响。要单独复位每个端口,请使用频带内管理(in-band)机制,如Hot Reset和Function-Level Reset (FLR)。实现R-tile pin_perst_n复位信号的指南,如下:
- pin_perst_n是来自相关电源域(R-tile连接的电源域)的“电源状态良好”指示器。此外,它还应证明R-tile refclk0和refclk1状态稳定。如果其中一个参考时钟稍后才进入稳定状态,就请在该参考时钟状态稳定后解除置位pin_perst_n。
- 需要置位pin_perst_n,以使Autonomous R-tile正常发挥功能。自主(Autonomous)模式下(默认使能),R-tile可以在pin_perst_n释放后成功链接,无论FPGA架构配置如何,并且发送CRS (Configuration Retry Status)直到FPGA架构被配置并已准备就绪。
- 为了防止潜在的器件退化,那么当FPGA处于用户模式,并对R-tile Avalon® Streaming Intel® FPGA IP for PCI Express供电时,切勿将pin_perst_n信号保持有效状态。如果计划使用R-tile Avalon® Streaming Intel® FPGA IP for PCI Express,但是在设计周期的早期阶段并未将其实例化,您就必须使用如下qsf分配在BTI模式下对其进行配置:
set_global_assignment -name RESERVE_UNUSED_XCVR_CHANNEL ON
- 在功能级复位期间或者功能级复位完成以前,应该避免置位pin_perst_n,因为可能会影响链路训练过程。如果发生这种情况,就需要冷复位才能正确完成链路训练过程。
以下实例中,单个PERST# (pin_perst_n)是由独立refclk0 和refclk1驱动。该实例中,首先对add-in卡(FPGA和Soc) 上电。R-tile refclk0由板载自由运行振荡器馈电。由Host驱动的R-tile refclk1随后进入稳定状态。从而PERST#被连接到Host。
图 5. 分叉2x8模式下的单个PERST#连接