仅对英特尔可见 — GUID: dbs1602275463306
Ixiasoft
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5.1. 顶层设置
参数 | 值 | 默认值 | 描述 |
---|---|---|---|
Hard IP Mode | Gen5 1x16, Interface - 1024-bit Gen4 1x16, Interface - 1024-bit Gen3 1x16, Interface - 1024-bit Gen4 1x16, Interface - 512-bit Gen3 1x16, Interface - 512-bit Gen5 2x8, Interface - 512-bit Gen4 2x8, Interface - 512-bit Gen3 2x8, Interface - 512-bit Gen4 2x8, Interface - 256-bit Gen3 2x8, Interface - 256-bit Gen5 4x4, Interface - 256-bit Gen4 4x4, Interface - 256-bit Gen3 4x4, Interface - 256-bit Gen4 4x4, Interface - 128-bit Gen3 4x4, Interface - 128-bit PIPE Direct 16-channel |
Gen5 1x16, Interface - 1024-bit |
选择在FPGA架构中实现的事务层和应用层之间的数据接口宽度,以及lane速率。 选择以下单元:
Lane数据速率:
Lane宽度:
其中一些配置仅在OPN编号中带有后缀R2或R3的器件中可用。更多详细信息,请参阅Avalon流接口数据和每端口头总线宽度。 |
Port Mode | Native Endpoint Root Port Downstream Upstream |
Native Endpoint |
指定端口类型。
注:
要在TLP Bypass模式下运行此IP,请选择Downstream或者Upstream Port Mode。 |
PLD Clock Frequency | 500 MHz 475 MHz 450 MHz 425 MHz 400 MHz 300 MHz 275 MHz 250 MHz |
500 MHz (用于Gen5模式) 500 MHz / 300 MHz (用于Gen4和Gen3模式,默认频率取决于IP处于双宽还是单宽模式) |
选择Application时钟的频率。可用选项会因为Hard IP Mode参数设置而异。 对于Gen5模式,可用的时钟频率为500 MHz / 475 MHz / 450 MHz / 425 MHz / 400 MHz。 对于Gen4和Gen3模式,可用的时钟频率取决于IP处于双宽还是单宽模式。请参阅IP到FPGA架构接口摘要了解更多详细信息。 |
Enable SRIS Mode | True/False | False | 使能具有Independent Spread Spectrum Clocking (SRIS) 功能的Separate Reference Clock。 |
Enable ASPM Control | No ASPM Support |
No ASPM Support L0s Supported L0s and L1 Supported L1 Supported |
使能Link Control寄存器中的Active State Power Management (ASPM) Control。 |
Enable CVP (INTEL VSEC) | True/False | False | 设置后,该参数仅使能用于单tile的CVP。 |
Slow Clock Divider | 2 4 |
4 | 允许您设置slow_clk,以从coreclkout_hip除以2或4。 |
PIPE Direct Mode | 1x16 2x8 4x4 8x2 2x4 / 1x8 4x2 / 1x8 8x1 / 1x8 1x8 / 2x4 4x2 / 2x4 8x1 / 2x4 1x8 / 4x2 2x4 / 4x2 8x1 / 4x2 1x8 / 8x1 2x4 / 8x1 4x2 / 8x1 16x1 |
16x1 | 该选项根据拓扑结构按组提供lane到lane TX偏移校正。 例如,如果选择了2x8拓扑结构,则按照每8个EMIO通道偏移校正EMIB。这样就会导致有两组偏移校正符,偏移校正错误等。 |
Octet 0 Active Lanes | Off 1 2 3 4 5 6 7 8 |
8 | 使能用于lane 0到7。该参数指示用于应用逻辑使用了多少个Lower lane。 |
Octet 1 Active Lanes | Off 1 2 3 4 5 6 7 8 |
8 | 使能用于8-15。该参数指示用户应用逻辑使用了多少个Upper lane。 |