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Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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1.6. IP核支持级别
如下表格显示了 Intel® Agilex™ 器件中R-tile Avalon® 流IP核的支持级别。
配置 | PCIe IP支持 | ||
---|---|---|---|
EP | RP | BP UP/DN | |
16-channel PIPE Direct | N/A | N/A | N/A |
Gen5 x16 1024-bit | SCT | SCT | SCT |
Gen4 x16 1024-bit | SCT | SCT | SCT |
Gen3 x16 1024-bit | SCT | SCT | SCT |
Gen4 x16 512-bit 2 | SCT | SCT | SCT |
Gen3 x16 512-bit 2 | SCT | SCT | SCT |
Gen5 x8/x8 512-bit | SCT | SCT | SCT |
Gen4 x8/x8 512-bit | SCT | SCT | SCT |
Gen3 x8/x8 512-bit | SCT | SCT | SCT |
Gen4 x8/x8 256-bit 2 | SCT | SCT | SCT |
Gen3 x8/x8 256-bit 2 | SCT | SCT | SCT |
Gen5 x4/x4/x4/x4 256-bit | SCT | SCT | SCT |
Gen4 x4/x4/x4/x4 256-bit | SCT | SCT | SCT |
Gen3 x4/x4/x4/x4 256-bit | SCT | SCT | SCT |
Gen4 x4/x4/x4/x4 128-bit 2 | SCT | SCT | SCT |
Gen3 x4/x4/x4/x4 128-bit 2 | SCT | SCT | SCT |
注: 仅可在 Intel® Quartus® Prime 22.1发布的x16和2x8 EP模式下使用PIO设计实例。有关更多详细信息,请参阅R-tile Avalon® Streaming Intel FPGA IP面向PCI Express*设计实例用户指南。
2 这些配置仅适用于OPN编号中带有后缀R2的器件。有关OPN解码的更多详细信息,请参阅 Intel® Agilex™ FPGA和SoC器件概述。