仅对英特尔可见 — GUID: ooz1623959000395
Ixiasoft
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2.4.3. PIPE层
R-tile通过PHY Interface为SerDes Architecture模式下的PCI Express (PIPE) v5.1.1提供最多16个SerDes通道支持,其中64/80位通过EMIB接口供给逻辑架构。更多详细信息,请参阅数据信号。R-tile PIPE Serdes模式不包括PCS层中。您必须在FPGA架构中实现PCS 层(包括8b/10b、128b/130b编码/解码,以及弹性缓冲区等)。
下图是PIPE Direct模式中R-tile的结构框图:
请参阅PIPE 5.1.1规范了解有关PIPE SerDes架构的更多信息。
PIPE Direct模式下配置的R-Tile Avalon® -ST IP for PCI Express包含一个Physical Medium Attachment (PMA)块,用于处理Physical layer (PHY)包。PMA接收并发送串行lane上的高速串行数据。
R-tile PMA由两个八位字节(octet)组成。每个八位字节包含一对发送PLL和8个最高可达到32 GT/s的SerDes lane来执行各种TX和RX功能。
Slow PLL生成Gen1/Gen2速度所需要的发送时钟,而Fast PLL生成 Gen3/Gen4/Gen5速度所需要的时钟。
PMA执行的功能,例如串化/解除串化、时钟数据恢复等,以及Continuous Time Linear Equalizer (CTLE),Decision Feedback Equalizer (DFE)和发送均衡等模拟前端功能。
发送器由3-tap均衡器组成,其中一个tap是pre-cursor(前标),一个tap是main cursor(主标),另一个tap是post-cursor(后标)。
接收器由衰减 (ATT)、CTLE、Voltage增益放大器 (VGA)和适用于Gen3/Gen4/Gen5速度的DFE块组成。PIPE模式下,应用逻辑中的Soft IP Controller将执行lane裕量功能。时序裕量功能/参数如PMA/PCS中所述。