用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南

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ID 683501
日期 3/28/2022
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1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express 2. IP架构和功能描述 3. 高级功能特性 4. 接口 5. 参数 6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档 7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史 A. 配置空间寄存器 B. 根端口枚举 C. Endpoint模式下Address Translation Services（ATS）的实现 D. TLP Bypass模式下转发到用户应用的数据包
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express x
1.1. 概述 1.2. 功能特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用率 1.6. IP核支持级别
1.1. 概述 x
1.1.1. 标准与和合规
2. IP架构和功能描述 x
2.1. 概述 2.2. Bias Temperature Instability (BTI)保护模式 2.3. PCIe硬核IP模式 2.4. PIPE Direct模式
2.3. PCIe硬核IP模式 x
2.3.1. 时钟 2.3.2. 复位 2.3.3. PCI Express协议堆栈
2.3.3. PCI Express协议堆栈 x
2.3.3.1. PMA/PCS 2.3.3.2. 数据链路层概述 2.3.3.3. 事务层概述
2.4. PIPE Direct模式 x
2.4.1. 时钟 2.4.2. 复位 2.4.3. PIPE层
3. 高级功能特性 x
3.1. PCIe端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级复位（FLR）
3.2.1.2. 实现 x
3.2.1.2.1. VF Error Flag Interface（仅适用于x16/x8 Core）
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能清单 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO Common Configuration Capability寄存器（地址: 0x012） 3.2.2.5.2. VirtIO Common Configuration Capability寄存器（地址: 0x013） 3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器（地址: 0x014） 3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器（地址：0x015） 3.2.2.5.5. VirtIO Notifications Capability寄存器（地址：0x016） 3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器（地址：0x017） 3.2.2.5.7. VirtIO Notifications BAR Offset寄存器（地址：0x018） 3.2.2.5.8. VirtIO Notifications Structure长度寄存器（地址：0x019） 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器（地址：0x01A） 3.2.2.5.10. VirtIO ISR Status Capability寄存器（地址：0x02F） 3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器（地址：0x030） 3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器（地址：0x031） 3.2.2.5.13. VirtIO ISR Status Structure长度寄存器（地址：0x032） 3.2.2.5.14. VirtIO Device Specific Capability寄存器（地址：0x033） 3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器（地址：0x034） 3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器（地址：0x035） 3.2.2.5.17. VirtIO Device Specific Structure长度寄存器（地址：0x036） 3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器（Address: 0x037） 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器（地址：0x038） 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器（地址：0x039） 3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器（地址：0x03A） 3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器（地址：0x03B）
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 硬IP重配置接口 3.3.4. Avalon® Streaming接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN（地址 0x1314） 3.3.2.2. TLPBYPASS_ERR_STATUS（地址 0x1310）
3.3.4. Avalon® Streaming接口 x
3.3.4.1. 配置TLP 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 异常的TLP 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. PCI Express模式 4.5. PIPE Direct模式
4.2. 时钟和复位 x
4.2.1. 时钟 4.2.2. 复位
4.4. PCI Express模式 x
4.4.1. Avalon® 流接口 4.4.2. 精确时间测量（PTM）接口（仅端点） 4.4.3. 中断接口 4.4.4. Hard IP重配置接口 4.4.5. Error接口 4.4.6. Completion Timeout接口 4.4.7. Configuration Intercept接口 4.4.8. 电源管理接口 4.4.9. Hard IP状态接口 4.4.10. Page Request Services (PRS)接口（仅Endpoint） 4.4.11. Function-Level Reset (FLR，功能层复位)接口（仅Endpoint） 4.4.12. SR-IOV VF Error Flag接口（仅Endpoint） 4.4.13. 通用VSEC接口
4.4.1. Avalon® 流接口 x
4.4.1.1. Avalon® 流RX和TX接口的TLP头和数据对齐 4.4.1.2. Credit控制 4.4.1.3. Avalon® Streaming RX接口 4.4.1.4. Avalon® Streaming TX接口 4.4.1.5. 标记分配
4.4.1.2. Credit控制 x
4.4.1.2.1. Credit接口 - 数据和头 4.4.1.2.2. Credit初始化 4.4.1.2.3. Credit更新/释放 4.4.1.2.4. RX流程控制接口 4.4.1.2.5. TX流量控制接口
4.4.1.4. Avalon® Streaming TX接口 x
4.4.1.4.1. Avalon® Streaming TX Interface tx_st_ready_o行为
4.4.1.5. 标记分配 x
4.4.1.5.1. Completion Buffer Size
4.4.3. 中断接口 x
4.4.3.1. Legacy中断 4.4.3.2. MSI 4.4.3.3. MSI-X
4.4.3.3. MSI-X x
4.4.3.3.1. 实现MSI-X中断
4.4.8. 电源管理接口 x
4.4.8.1. D3Hot Entry（进入） 4.4.8.2. D3Hot Exit（退出） 4.4.8.3. D3Cold Entry 4.4.8.4. D3Cold Exit
4.4.8.2. D3Hot Exit（退出） x
4.4.8.2.1. Host发起的D3Hot Exit 4.4.8.2.2. EP发起的D3Hot Exit
4.5. PIPE Direct模式 x
4.5.1. 数据信号 4.5.2. 消息通道 4.5.3. 偏移校正通道 4.5.4. PIPE Direct复位序列 4.5.5. PIPE Direct速率变化 4.5.6. PIPE Lane复位交错（Staggering） 4.5.7. PIPE Direct模式中未使用的Lane
4.5.1. 数据信号 x
4.5.1.1. 发送信号 4.5.1.2. 接收信号
4.5.3. 偏移校正通道 x
4.5.3.1. MAC to PHY (M2P)信号 4.5.3.2. PHY to MAC (P2M)信号
5. 参数 x
5.1. 顶层设置 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon参数 5.2.2. 基地址寄存器 5.2.3. PCI Express和PCI Capabilities参数
5.2.3. PCI Express和PCI Capabilities参数 x
5.2.3.1. 器件Capabilities 5.2.3.2. VirtIO参数 5.2.3.3. 链路Capabilities 5.2.3.4. Legacy中断管脚寄存器 5.2.3.5. MSI Capabilities 5.2.3.6. MSI-X Capabilities 5.2.3.7. 插槽Capabilities 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. 器件序列号Capability 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. 电源管理 5.2.3.14. Vendor Specific Extended Capability (VSEC，供应商指定扩展性能)寄存器 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) Capabilities 5.2.3.17. Precision Time Management (PTM)
C. Endpoint模式下Address Translation Services（ATS）的实现 x
C.1. 发送Translated/Untranslated请求 C.2. 从Endpoint (EP)向Root Complex (RC)发送Page Request Message C.3. 验证Requests/Completions无效
D. TLP Bypass模式下转发到用户应用的数据包 x
D.1. EP TLP Bypass模式（上游） D.2. RC TLP Bypass模式（下游）
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services（ATS）的实现
D. TLP Bypass模式下转发到用户应用的数据包

4.4.1.3. Avalon® Streaming RX接口

Application Layer通过 Avalon® Streaming RX接口接收从R-tile PCI Express IP核的Transaction Layer来的数据。该应用程序必须在传输开始前先置位rx_st_ready_i。对于R-tile，rx_st_ready_i必须始终保持在高电平。用户逻辑中的缓冲控制需要由RX Flow Control接口来处理。请参阅RX流程控制接口了解更多详细信息。

R-tile IP在1x16配置运行时，此接口支持每周期4个rx_st_sop_o信号和4个rx_st_eop_o信号。它也不会遵循由 Avalon® Interface Specifications指定的rx_st_ready_i和rx_st_valid_o之间的固定延迟。

x16核提供4个段，每段为256位数据（rx_st_data_o[255:0]），128位头（rx_st_hdr_o[127:0]），和32位TLP前缀（rx_st_ prfx_o[31:0]）。如果该核以1x16模式配置，将会使用4个段，因而该数据总线成为一个具有4个rx_st_data_o[255:0]的1024位总线。数据包可以在任何段中开始，如每个段中rx_st_sop_o信号所示。

注：
当Hard IP接收到多个SOP的情况下，仅可在Avalon Streaming RX接口的单个时钟周期上观察到2个SOP，并且可能的组合，如下：
  • rx_stN_sop_i脉冲segment 0和segment 2（st0和st2），或者
  • rx_stN_sop_i脉冲segment 1和segment 3（st1和st3）。

对于在同一时钟周期到达的多个TLP，应用程序需要按照段索引的顺序（即，段st0->st1->st2->st3->st0）来处理TLP。对于跨越多个段的TLP，此应用程序逻辑也需要按照段索引的顺序来处理该TLP（段st0->st1->st2->st3->st0）

如果以2x8模式配置该核，并且将该IP核设置为双宽度模式，则仍然有4个 Avalon® Streaming段（每x8端口两个）。

由 32:1 XOR完成奇偶校验生成（例如，每32个数据，头或前缀位有一个奇偶校验位）。

表 54.  Avalon Streaming RX接口信号
信号名称 方向 描述 EP/RP/BP 时钟域
pX_rx_stN_data_o[W:0]其中

X = 0,1,2,3（IP核个数）并且W的值会因为内核的不同而不同。

N = 0,1,2,3 （段数）

 Output 这是Receive数据总线。Application Layer接收从该总线上IP核的Transaction Layer来的数据。 EP/RP/BP coreclkout_hip
pX_rx_stN_hdr_o[127:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output 这是接收到的头，其遵循PCIe specifications指定的TLP头格式。 EP/RP/BP coreclkout_hip
pX_rx_stN_prefix_o[31:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

这是接收到的第一个TLP前缀，它遵循PCIe规范指定的TLP前缀格式。支持PASID。

当对应的rx_st_sop_o被置位时，该信号有效。

TLP前缀使用Big Endian实现（例如，Fmt字段在位[31:29]中，Type字段在位[28:24]中）。

如果给定的TLP无前缀，则该双字（dword）（包括Fmt字段）为全零。

 EP/RP/BP coreclkout_hip
pX_rx_stN_sop_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

在该信号与对应的rx_stN_valid_o位同时被置位时，发出第一个周期的TLP信号。

rx_stN_sop_o：置位时，发送rx_stN_data_o[255:0]上TLP开始的信号。

例如，置位后，rx_st2_sop_o发送rx_st2_data_o[255:0]上TLP开始的信号。

EP/RP/BP coreclkout_hip
pX_rx_stN_eop_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

在该信号与对应的rx_stN_valid_o位同时被置位时，发出第一个周期的TLP信号。

rx_stN_eop_o：置位时，发送rx_stN_data_o[255:0]上TLP结束的信号。

例如，置位后，rx_st2_eop_o发送rx_st2_data_o[255:0]上TLP结束的信号。

EP/RP/BP coreclkout_hip
pX_rx_stN_dvalid_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output 这些信号认证进入Application Layer的rx_stN_data_o信号。 EP/RP/BP coreclkout_hip
pX_rx_stN_hvalid_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output 这些信号认证发往Application Layer的rx_stN_hdr_o信号。 EP/RP/BP coreclkout_hip
pX_rx_stN_pvalid_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output 这些信号认证发往Application Layer的rx_stN_prefix_o信号。 EP/RP/BP coreclkout_hip
pX_rx_stN_data_par_o[Z:0]其中

X = 0,1,2,3（IP核个数），Z会因为各个内核而异。

N = 0,1,2,3（段数）

 Output rx_stN_data_o的奇偶校验信号。 EP/RP/BP coreclkout_hip
pX_rx_stN_hdr_par_o[3:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output rx_stN_hdr_o的奇偶校验信号。 EP/RP/BP coreclkout_hip
pX_rx_stN_prefix_par_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数)

 Output rx_stN_prefix_o奇偶校验信号。 EP/RP/BP coreclkout_hip
pX_rx_st_ready_i Input 指示Application Layer已经准备好接收信号。该信号应该始终设置为1。RX侧的Flow Control通过Credit Control Interface处理。 EP/RP/BP coreclkout_hip
pX_rx_stN_empty_o[2:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

指定rx_stN_eop_o信号置位时，周期内为空的双字个数。当rx_stN_eop_o信号未置位时，这些信号无效。

EP/RP/BP coreclkout_hip
pX_rx_stN_bar_o[2:0]其中

X = 0,1,2,3（IP核）

N = 0,1,2,3（段数）

 Output

为要输出的TLP指定BAR。

当rx_stN_sop_o和rx_stN_valid_o置位时，这些输出有效。

EP/RP coreclkout_hip
pX_rx_stN_vfactive_o其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

置位后，这些信号指示接收到的TLP是针对虚拟功能。解除置位这些信号后，接收到的TLP是针对物理功能，而rx_stN_pfnum_o信号指示功能编号。

当对应的rx_stN_sop_o置位时，该信号有效。

EP/RP coreclkout_hip
pX_rx_stN_vfnum_o[10:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

指定接收的TLP的目标VF数。应用程序将此信息用于request和completion TLP。对于completion TLP，这些位指定该completion TLP的requester的VF个数。

当rx_stN_vf_active_o和对应的rx_stN_sop_o置位时，这些信号有效。

EP/RP coreclkout_hip
pX_rx_stN_pfnum_o[2:0]其中

X = 0,1,2,3（IP核个数）

N = 0,1,2,3（段数）

 Output

指定接收到的TLP的物理功能编号。

当对应的rx_stN_sop_o置位时，信号有效。

EP/RP coreclkout_hip
例如，以下的 Avalon® Streaming RX接口时序显示具有多个TLP的Avalon Streaming RX接口的行为，以及其中跨越多个段的每个TLP的行为。以下文本描述每个周期的波形：
  1. 时钟周期1：应用逻辑置位p0_rx_st_ready_i信号。该信号必须始终设置为高电平。RX流量控制必须由使用RX Flow Control接口的Application逻辑处理（请参阅RX流程控制接口了解详细信息）。
  2. 时钟周期2：
    1. 置位p0_rx_st1_sop_o时，第一个TLP (T0)的开始到达segment 1。
    2. 置位信号p0_rx_st1_hvalid_o以验证p0_rx_st1_hdr_o总线中第一个TLP (T0H0) 的头。
    3. 置位信号p0_rx_st1_dvalid_o以验证p0_rx_st1_data_o总线中第一个TLP (T0D0) 的数据。
    4. 该第一个TLP (T0)的结尾在segment 2中，由置位p0_rx_st2_eop_o来标记。
    5. 置位信号p0_rx_st2_dvalid_o以验证p0_rx_st2_data_o总线中该第一个TLP (T0D1)的数据。
    6. 总线p0_rx_st2_empty_o指示p0_rx_st2_data_o总线（T0D1）中无效的双字个数。
  3. 时钟周期3：
    1. 下一个TLP (T1)达到segment 1，由置位p0_rx_st1_sop_o来标记。
    2. 置位信号p0_rx_st1_hvalid_o以验证p0_rx_st1_hdr_o总线中该TLP (T1H0)的头。
    3. 置位信号p0_rx_st1_dvalid_o以验证p0_rx_st1_data_o 总线中该TLP (T1D0)的数据。
    4. 置位该信号p0_rx_st2_dvalid_o以验证p0_rx_st2_data_o总线中该TLP (T1D1)的数据。
    5. 置位信号p0_rx_st3_dvalid_o 以验证p0_rx_st3_data_o总线中该TLP (T1D2)的数据。
  4. 时钟周期4：
    1. T1 TLP的结尾在segment 0中，由置位p0_rx_st0_eop_o来标记。
    2. 置位该信号p0_rx_st0_dvalid_o以验证p0_rx_st0_data_o 总线中该TLP (T1D3)的数据。
    3. 总线p0_rx_st0_empty_o指示p0_rx_st0_data_o总线(T1D3)中无效双字的个数。

下一个TLP达到segment 1中的下一个时钟周期并在segment 0中结束。

图 26.  Avalon® Streaming RX接口时序
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