仅对英特尔可见 — GUID: khq1614036534506
Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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3.2.1.2. 实现
VF配置空间以R-tile逻辑实现,并且不需要FPGA架构资源。
访问VF PCIe信息:
由于R-tile和FPGA架构之间的管脚数量有限,用户应用程序无法直接使用VF的PCIe配置空间。
用户应用程序可使用如下方法来检索必要信息(总线主控使能,MSI-X等等):
- 使用Configuration Intercept Interface监控特定VF寄存器(请参阅Configuration Intercept接口小节了解更多详细信息)。
- Read/write specific VF registers 使用Hard IP Reconfiguration Interface读取/写入特定VF(请参阅Hard IP重配置接口小节了解更多详细信息)。
访问VF PCIe信息:
VF ID是在R-tile内计算获得。用于应用程序具有边带信号pX_rx_st_vfnum_o[10:0]和pX_rx_st_vfactive_o以及TLP来识别PF内的相关VF。
BDF约束:
使能了SR-IOV,ARI capability就始终开启。
R-tile IP for PCIe自动计算Transmit侧的completer/requester ID。
用户应用程序需要在Header中提供VF和PF信息,如下所示:
(对于X16,sn是s0或者s1。对于X8,sn是s0)。
- pX_tx_st_hdr_sn_i[127]:必须设置为0。
- pX_tx_st_hdr_sn_i[83]:pX_tx_st_vfactive_i
- pX_tx_st_hdr_sn_i[82:80]:pX_tx_st_pfnum_i[2:0]
- pX_tx_st_hdr_sn_i[95:84]:pX_tx_st_vfnum_i[10:0]
如下实例中,PF1的VF3正在接收和发送请求:
对于Receive TLP:
pX_rx_st_pfnum_o = 1h表示与PF1关联的一个VF正在发出请求。
pX_rx_st_vfnum_o = 3h,并且pX_rx_st_vfactive_o = 1表示PF1的VF3为有效VF。
对于与PF1相关联的VF3的Transmit TLP:
- pX_tx_st_hdr_sn_i[83] = 1h
- pX_tx_st_hdr_sn_i[82:80] = 1h
- pX_tx_st_hdr_sn_i[95:84] = 3h