仅对英特尔可见 — GUID: wyx1602719740792
Ixiasoft
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4.2.2. 复位
名称 | 方向 | 描述 | EP/RP/BP/PIPE-D | 异步/同步 |
---|---|---|---|---|
pin_perst_n | Input | 从电路板来的复位信号。该管脚适用于FPGA用户逻辑。如果您希望在用户逻辑或Intel Signal Tap工具中使用PERST#信号,就需要使用pin_perst_n_o信号。 如果在FPGA处于用户模式时,对R-tile Avalon® Streaming Intel® FPGA IP for PCI Express供电,为了防止潜在的器件退化,则pin_perst_n信号一定不得保持有效。如果计划使用R-tile Avalon® Streaming Intel® FPGA IP for PCI Express,但不是在您设计周期的早期阶段,就必须在使用以下qsf约束的BTI模式中对它进行配置: set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON |
EP/RP/BP | 异步 |
pin_perst_n_o | Output | 这个到FPGA架构的输出信号指示PERST#是否被置位。 | EP/RP/BP | 异步 |
ninit_done | Input | 该低电平有效信号上的“1”表示FPGA器件尚未完全配置。"0"表示该器件已配置并处于正常操作模式。 您需要例化Reset Release IP,并将此IP的输出连接到ninit_done。 |
EP/RP/BP | 异步 |
pX_reset_status_n_o | Output | 此低电平有效信号保持低电平,直到pin_perst_n被解除置位,PCIe Hard IP退出复位。该信号与coreclkout_hip同步。 使用端口分叉时,每个 Avalon® Streaming接口都有一个这样的信号。不同接口的信号由前缀p<n>区分。 当pX_reset_status_n_o被置位到高电平时,FPGA核中的用户逻辑与IP之间的通信开始。 |
EP/RP/BP | 与coreclkout_hip同步。 |
pX_slow_reset_status_n_o | Output | 这是slow_clk域中pX_reset_status_n_o的等效信号。 | EP/RP/BP | 与slow_clk同步。 |
LnX_pipe_direct_reset_status_n (X = 0 - 15) | Output | 这个每lane的低电平有效信号保持低电平,直到PHY RX路径退出复位,而当解除置位时,向应用程序逻辑指示RX数据传输开始。 | PIPE-D | 与pipe_direct_pld_tx_clk_out_o同步。 |
LnX_pipe_direct_pld_pcs_rst_n_i (X = 0 - 15) | Input | 用户逻辑解除置位这个每lane信号(将其驱动到"1"),作为复位序列的一部分。按照PIPE Direct复位序列中显示的复位顺序。 | PIPE-D | 异步 |