仅对英特尔可见 — GUID: hyo1604438914251
Ixiasoft
1. 有关R-tile Avalon® 流 Intel® FPGA IP用于PCI Express
2. IP架构和功能描述
3. 高级功能特性
4. 接口
5. 参数
6. 用于 PCI Express* 的 Intel® FPGA R-tile Avalon® Streaming IP用户指南存档
7. 用于PCI Express的Intel FPGA R-tile Avalon® Streaming IP用户指南文档修订历史
A. 配置空间寄存器
B. 根端口枚举
C. Endpoint模式下Address Translation Services(ATS)的实现
D. TLP Bypass模式下转发到用户应用的数据包
3.2.2.5.1. VirtIO Common Configuration Capability寄存器(地址: 0x012)
3.2.2.5.2. VirtIO Common Configuration Capability寄存器(地址: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset寄存器(地址: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure长度寄存器(地址:0x015)
3.2.2.5.5. VirtIO Notifications Capability寄存器(地址:0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator寄存器(地址:0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset寄存器(地址:0x018)
3.2.2.5.8. VirtIO Notifications Structure长度寄存器(地址:0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier寄存器(地址:0x01A)
3.2.2.5.10. VirtIO ISR Status Capability寄存器(地址:0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator寄存器(地址:0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset寄存器(地址:0x031)
3.2.2.5.13. VirtIO ISR Status Structure长度寄存器(地址:0x032)
3.2.2.5.14. VirtIO Device Specific Capability寄存器(地址:0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator寄存器(地址:0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset寄存器(地址:0x035)
3.2.2.5.17. VirtIO Device Specific Structure长度寄存器(地址:0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability寄存器(Address: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator寄存器(地址:0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset寄存器(地址:0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure长度寄存器(地址:0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data寄存器(地址:0x03B)
4.4.1. Avalon® 流接口
4.4.2. 精确时间测量(PTM)接口(仅端点)
4.4.3. 中断接口
4.4.4. Hard IP重配置接口
4.4.5. Error接口
4.4.6. Completion Timeout接口
4.4.7. Configuration Intercept接口
4.4.8. 电源管理接口
4.4.9. Hard IP状态接口
4.4.10. Page Request Services (PRS)接口(仅Endpoint)
4.4.11. Function-Level Reset (FLR,功能层复位)接口(仅Endpoint)
4.4.12. SR-IOV VF Error Flag接口(仅Endpoint)
4.4.13. 通用VSEC接口
5.2.3.1. 器件Capabilities
5.2.3.2. VirtIO参数
5.2.3.3. 链路Capabilities
5.2.3.4. Legacy中断管脚寄存器
5.2.3.5. MSI Capabilities
5.2.3.6. MSI-X Capabilities
5.2.3.7. 插槽Capabilities
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. 器件序列号Capability
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. 电源管理
5.2.3.14. Vendor Specific Extended Capability (VSEC,供应商指定扩展性能)寄存器
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) Capabilities
5.2.3.17. Precision Time Management (PTM)
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4.5.3.2. PHY to MAC (P2M)信号
信号名称 | 方向 | 描述/注释 | 时钟域 |
---|---|---|---|
lnX_pipe_direct_txdeskewmarker_i | Input | Tx Deskew标记符(marker)被用于对每个绑定(bundle)模式的EMIB路由进行偏移校正。这是一个简单重复脉冲,它提供一种与协议无关的机制来检测EMIB通道偏移并执行对齐。每到16个时钟周期,标记符扇出并且同时出现在全部绑定通道上。偏移校正模块从每个EMIB通道查找偏移校正标记符,并在早期通道上添加延迟以补偿后期通道的延迟。 | pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_active_chans_o | Output | 指示哪些通道接收了偏移校正符 | pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_monitor_err_o | Output | 发生错误时会锁存(latch)值,并一直保持到状态机通过i_dsk_clear或async reset重新启动。 仅在置位octet#_pipe_direct_phy_dsk_eval_done_[3:0]_o的16个pclk (pipe_direct_pld_tx_clk_out_o)周期后监控该信号。 |
pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_monitor_err_status_[3:0]_o | Output | 指示偏移校正监控错误。 仅在置位octet#_pipe_direct_phy_dsk_eval_done_[3:0]_o的16个pclk (pipe_direct_pld_tx_clk_out_o)周期后监控该信号。 |
pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_status_[3:0]_o | Output | 指示偏移校正评估结果。 仅在置位octet#_pipe_direct_phy_dsk_eval_done_[3:0]_o的16个pclk (pipe_direct_pld_tx_clk_out_o)周期后监控该信号。
注: 仅在置位octet#_pipe_direct_phy_dsk_valid后才监控octet#_pipe_direct_phy_dsk_status。
|
pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_valid_[3:0]_o | Output | 指示偏移校正操作状态。 使用x16时,从每个八位字节来的octet#_pipe_direct_phy_dsk_valid_o必须由用户逻辑“AND”到一起。 |
pipe_direct_pld_tx_clk_out_o |
octet#_pipe_direct_phy_dsk_eval_done_[3:0]_o | Output | 指示偏移校准处理已完成。该信号用于调试目的。使用x16时,从每个八位字节来的octet#_pipe_direct_phy_dsk_eval_done_o 必须由用户逻辑“AND”(逻辑“与”)到一起。 | pipe_direct_pld_tx_clk_out_o |
要使用偏移校正接口,请执行如下步骤:
- 每16个pipe_direct_pld_tx_clk_out_o时钟周期,应用逻辑中的控制器使用信号ln*_pipe_direct_txdeskewmarker_i针对绑定中的每个lane发送偏移校正符。
- 从EMIB来的数据被偏移校正后,会置位octet*_pipe_direct_phy_dsk_valid_o,以指示偏移校正完成状态。
注: (*) 使用x16时,从每个八位字节来的octet*_pipe_direct_phy_dsk_valid_o必须被“AND”(逻辑“与”)在一起。
- 此外对于octet*_pipe_direct_phy_dsk_valid_o信号,PIPE接口提供octet*_pipe_direct_phy_dsk_eval_done_o和octet*_pipe_direct_phy_dsk_status_*_o信号以显示偏移校正状态的详细信息。
注: (#)这些信号仅用于调试目的。用于应用程序应该仅依赖于octet*_pipe_direct_phy_dsk_valid_o信号。
- 两个八位字节上的octet*_pipe_direct_deskew_clear_i信号可用于清除当前偏移校正状态并允许其他偏移校准评估。使用x16时,必须使用每个八位字节的octet*_pipe_direct_deskew_clear_i。
- 脉冲octet*_pipe_direct_deskew_clear_i后,octet*_pipe_direct_phy_dsk_monitor_err_o总线上的偏移校正状态被清除。