Intel® Arria® 10器件数据表

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ID 683771
日期 5/08/2017
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Arria® 10器件数据表
Arria® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程的IOE延时 术语 文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规格 无校准阻值容差的OCT规范 管脚电容 内部弱上拉和弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O参考电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范 HPS规范
收发器性能规范 x
Arria® 10 GX/SX器件的收发器性能 Arria® 10 GX/SX器件的高速串行收发器光纤接口性能 Arria® 10 GT器件的收发器性能 Arria® 10 GT器件的高速串行收发器光纤接口性能 Arria® 10 GX、SX和GT器件的收发器规格
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二极管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二极管规范 x
内部温度传感二极管规范 外部温度传感二极管规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器支持的存储器标准 HPS硬核存储控制器支持的存储器标准 DLL频率范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
HPS规范 x
HPS复位输入要求 HPS时钟性能 HPS PLL规范 Quad SPI闪存时序特征 SPI时序特征 SD/MMC时序特征 USB ULPI时序特征 以太网介质访问控制器（EMAC）时序特征 I2C时序特征 NAND时序特征 走线时序特征 GPIO接口
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能 HPS PLL输出规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK与DATA[]比率(r) 当DCLK-to-DATA[] = 1时的FPP配置时序 当DCLK-to-DATA[] >1时的FPP配置时序
Arria® 10器件数据表

Arria® 10 GX、SX和GT器件的收发器规格

表 30.  参考时钟规范
符号/说明 条件 收发器速度等级1，2，3，4和5 单位
最小值 典型值 最大值
支持的I/O标准 专用参考时钟管脚 CML，差分LVPECL，LVDS和HCSL
RX参考时钟管脚 CML，差分LVPECL和LVDS

输入参考时钟频率

(CMU PLL)

   61 — 800 MHz

输入参考时钟频率

(ATX PLL)

   100 — 800 MHz

输入参考时钟频率

(fPLL PLL)

  

25 38 /

50 39

— 800 MHz
上升时间 20％到80％ — — 400 ps
下降时间 80%到20% — — 400 ps
占空比 — 45 — 55 %
扩频调制时钟频率 PCIe 30 — 33 kHz
扩频下展(spread-spectrum downspread) PCIe — 0 to –0.5 — %
片上匹配电阻 — — 100 — Ω
绝对VMAX 专用参考时钟管脚 — — 1.6 V
RX参考时钟管脚 — — 1.2 V
绝对VMIN — -0.4 — — V
峰峰(peak-to-peak)差分输入电压 — 200 — 1600 mV
VICM (AC耦合) VCCR_GXB = 0.95 V — 0.95 — V
VCCR_GXB = 1.03 V — 1.03 — V
VCCR_GXB = 1.12 V — 1.12 — V
VICM (DC耦合) PCIe参考时钟的HCSL I/O标准 250 — 550 mV
发送器REFCLK相位噪声(622 MHz) 40 100 Hz — — –70 dBc/Hz
1 kHz — — –90 dBc/Hz
10 kHz — — –100 dBc/Hz
100 kHz — — –110 dBc/Hz
≥ 1 MHz — — –120 dBc/Hz
发送器REFCLK相位抖动(100 MHz) 1.5 MHz to 100 MHz (PCIe) — — 4.2 ps (rms)
RREF — — 2.0 k ±1% — Ω
TSSC-MAX-PERIOD-SLEW Max SSC df/dt     0.75  
表 31.  收发器时钟规格
符号/说明 条件 收发器速度等级1，2，3，4和5 单位
最小值 典型值 最大值
用于收发器校准的CLKUSR管脚 收发器校准 100 — 125 MHz
reconfig_clk 重配置接口 100 — 125 MHz
表 32.  收发器时钟网络最大数据速率规范
时钟网络 最大性能 41 通道范围 单位
ATX fPLL CMU
x1 17.4 12.5 10.3125 6个通道 Gbps
x6 17.4 12.5 N/A 6个通道 Gbps
PLL反馈补偿模式 17.4 12.5 N/A 侧边上(Side-wide) Gbps
xN at 0.95 V 10.5 10.5 N/A 上两组和下两组(up two banks and down two banks) 42 Gbps
xN at 1.03 V 15.0 12.5 N/A 上两组和下两组(up two banks and down two banks)41 Gbps
xN at 1.12 V 16.0 12.5 N/A 上两组和下两组(up two banks and down two banks)41 Gbps
表 33.  接收器规范
符号/说明 条件 收发器速度等级1，2，3，4和5 单位
最小值 典型值 最大值
支持的I/O标准 — High Speed Differential I/O、CML、Differential LVPECL和LVDS 43
一个接收器管脚的绝对VMAX 44 — — — 1.2 V
一个接收器管脚的绝对VMIN 44 — -0.4 — — V
器件配置前的最大峰峰差分输入电压VID (diff p-p) — — — 1.6 V
器件配置后的最大峰峰差分输入电压 VID (diff p-p) VCCR_GXB = 1.12 V — — 2.0 V
VCCR_GXB = 1.03 V — — 2.0 V
VCCR_GXB = 0.95 V — — 2.4 V
接收器串行输入管脚上的最小差分眼开 45 — 50 — — mV
差分片上匹配电阻 85-Ω setting — 85 ± 30% — Ω
100-Ω setting — 100 ± 30% — Ω
VICM (AC and DC coupled) 46 VCM = 0.65 V — 600 — mV
VCM = 0.7 V — 700 — mV
VCM = 0.75 V — 700 — mV
tLTR 47 — — — 10 µs
tLTD 48 — 4 — — µs
tLTD_manual 49 — 4 — — µs
tLTR_LTD_manual 50 — 15 — — µs
运行长度 — — — 200 UI
CDR PPM容限 PCIe-only -300 — 300 PPM
所有其他协议 -1000 — 1000 PPM
Programmable DC Gain Setting = 0-4 0 — 10 dB
Programmable AC Gain at High Gain mode and Data Rate ≤ 6 Gbps with 0.95 V VCCR Setting = 0-28 0 — 19 dB
Programmable AC Gain at High Gain mode and Data Rate ≤ 6 Gpbs with 1.03 V VCCR Setting = 0-28 0 — 21 dB
Programmable AC Gain at High Gain mode and Data Rate ≤ 17.4 Gpbs with 1.03 V VCCR Setting = 0-28 0 — 17 dB
Programmable AC Gain at High Data Rate mode Setting = 0-15 0 — 8 dB
表 34.  发送器规范
符号/说明 条件 收发器速度等级1，2，3，4和5 单位
最小值 典型值 最大值
支持的I/O标准 — High Speed Differential I/O 51 —
差分片上匹配电阻 85-Ω setting — 85 ± 20% — Ω
100-Ω setting — 100 ± 20% — Ω
VOCM (AC耦合) VCCT = 0.95 V — 450 — mV
VCCT = 1.03 V — 500 — mV
VCCT = 1.12 V — 550 — mV
VOCM (DC耦合) VCCT = 0.95 V — 450 — mV
VCCT = 1.03 V — 500 — mV
VCCT = 1.12 V — 550 — mV
上升时间 52 20％到80％ 20 — 130 ps
下降时间52 80%到20% 20 — 130 ps
内部差分对偏移 53 TX VCM = 0.5 V，SLEW_R5的摆率设置54 — — 15 ps
表 35.  典型的发送器VOD设置
符号 VOD设置 VOD/VCCT 比率
VOD differential value = VOD/VCCT ratio x VCCT 31 1.00
30 0.97
29 0.93
28 0.90
27 0.87
26 0.83
25 0.80
24 0.77
23 0.73
22 0.70
21 0.67
20 0.63
19 0.60
18 0.57
17 0.53
16 0.50
15 0.47
14 0.43
13 0.40
12 0.37
表 36.  发送器通道到通道偏移规范
模式 通道范围 最大偏移 单位
x6时钟 一个bank中高达6个通道 61 ps
xN时钟 在2个bank中 230 ps
上两组和下两组（up two banks and down two banks） 500
PLL反馈补偿55，56，57 侧边上(Side-wide) 1600 ps
相关信息
38 此规范仅用于HDMI模式。
39 此规范用于其他非HDMI模式。
40 使用下面公式计算622 MHz以外的REFCLK相位噪声要求REFCLK phase noise at f (MHz) = REFCLK phase noise at 622 MHz + 20*log(f/622)。
41 最大数据速率取决于速度等级。
42 关于更多信息，请参考 Arria® 10 Transceiver PHY User Guide的PLLs and Clock Networks章节。
43 CML、Differential LVPECL和LVDS仅用在AC耦合链路上。
44 器件在此绝对最大值上不能耐受长时间的运行。
45 接收器输入管脚上的差分眼开规格假定Receiver Equalization是禁用的。如果使能Receiver Equalization，那么接收器电路能够根据均衡级别来耐受较低的最小眼开。
46 当使用Hybrid Memory Cube (HMC)或者Intel QuickPath Interconnect (QPI)规范时， Arria® 10器件仅支持DC耦合。
47 tLTR是接收器CDR脱离复位后锁定到输入参考时钟频率所需要的时间。
48 tLTD是 rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。
49 tLTD_manual是CDR运行在手动模式下时rx_is_lockedtodata信号变高后接收器CDR开始恢复有效数据所需要的时间。
50 tLTR_LTD_manual是CDR运行在手动模式下时rx_is_lockedtoref 信号变高后接收器CDR必须保持锁定到参考(LTR)模式的时间。
51 高速差分I/O是 Arria® 10收发器中的发送器的专用I/O标准。
52 Quartus® Prime根据设计配置自动选择相应的摆率(slew rate)。
53 在QPI模式中，如果VCM < 0.17 V，那么输入Vid必须大于100 mV。如果VCM > 0.17 V，那么输入Vid必须大于70 mV。
54 SLEW_R1是最慢的，SLEW_R5是最快的。SLEW_R6和SLEW_R7不被使用。
55 refclk在测试期间设置为125 MHz。
56 通过增加参考时钟频率可以减少通道到通道的偏移。
57 中间的refclk位置提供最低的通道到通道偏移。
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