Intel® Arria® 10器件数据表

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ID 683771
日期 5/08/2017
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Arria® 10器件数据表
Arria® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程的IOE延时 术语 文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规格 无校准阻值容差的OCT规范 管脚电容 内部弱上拉和弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O参考电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范 HPS规范
收发器性能规范 x
Arria® 10 GX/SX器件的收发器性能 Arria® 10 GX/SX器件的高速串行收发器光纤接口性能 Arria® 10 GT器件的收发器性能 Arria® 10 GT器件的高速串行收发器光纤接口性能 Arria® 10 GX、SX和GT器件的收发器规格
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二极管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二极管规范 x
内部温度传感二极管规范 外部温度传感二极管规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器支持的存储器标准 HPS硬核存储控制器支持的存储器标准 DLL频率范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
HPS规范 x
HPS复位输入要求 HPS时钟性能 HPS PLL规范 Quad SPI闪存时序特征 SPI时序特征 SD/MMC时序特征 USB ULPI时序特征 以太网介质访问控制器（EMAC）时序特征 I2C时序特征 NAND时序特征 走线时序特征 GPIO接口
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能 HPS PLL输出规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK与DATA[]比率(r) 当DCLK-to-DATA[] = 1时的FPP配置时序 当DCLK-to-DATA[] >1时的FPP配置时序
Arria® 10器件数据表

小数分频PLL规范

表 38.   Arria® 10器件的小数分频PLL规范
符号 参数 条件 最小值 典型值 最大值 单位
fIN Input clock frequency — 30 — 800 58 MHz
fINPFD Input clock frequency to the phase frequency detector (PFD) — 30 — 700 MHz
fCASC_INPFD Input clock frequency to the PFD of destination cascade PLL — 30 — 60 MHz
fVCO PLL voltage-controlled oscillator (VCO) operating range Integer 6 — 14.025 GHz
Fractional 6 — 12.5 GHz
tEINDUTY Input clock duty cycle — 45 — 55 %
fOUT Output frequency for internal global or regional clock — — — 644 MHz
fDYCONFIGCLK Dynamic configuration clock for reconfig_clk — — — 100 MHz
tLOCK Time required to lock from end-of-device configuration or deassertion of pll_powerdown — — — 1 ms
tDLOCK Time required to lock dynamically (after switchover or reconfiguring any non-post-scale counters/delays) — — — 1 ms
fCLBW PLL closed-loop bandwidth — 0.3 — 4 MHz
tPLL_PSERR Accuracy of PLL phase shift Non-SmartVID — — 50 ps
SmartVID — — 75 ps
tARESET Minimum pulse width on the pll_powerdown signal — 10 — — ns
tINCCJ 59 60 Input clock cycle-to-cycle jitter FREF ≥ 100 MHz — — 0.13 UI (p-p)
FREF < 100 MHz — — 650 ps (p-p)
tOUTPJ 61 Period jitter for clock output FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
tOUTCCJ 61 Cycle-to-cycle jitter for clock output FOUT ≥ 100 MHz — — 600 ps (p-p)
FOUT < 100 MHz — — 60 mUI (p-p)
dKBIT Bit number of Delta Sigma Modulator (DSM) — — 32 — bit
相关信息
58 此规范受I/O最大频率限制。对于每种I/O标准，可达到的最大I/O频率是不同的，这取决于设计和系统的特定因素。要确保您设计中的时序收敛是正确的，并且要基于您的特定设计和系统设置来执行HSPICE/IBIS仿真，以决定您系统中可达到的最大频率。
59 高输入抖动直接影响PLL输出抖动。要达到低PLL输出时钟抖动，就必须提供一个低于120 ps的干净时钟源。
60 FREF等于fIN/N，当N = 1时应用规范。
61 外部存储器接口时钟输出抖动规范使用一个不同的测量方法，在 Arria® 10器件的存储器输出时钟抖动规范表中可以找到。
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