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Quad SPI闪存时序特征
| 符号 | 说明 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|---|
| Tqspi_ref_clk | QSPI_REF_CLK时钟周期 | 2.5 | — | — | ns |
| Tclk | QSPI_CLK时钟周期 | 9.25 | — | — | ns |
| Tdutycycle | QSPI_CLK占空比 | 45 | 50 | 55 | % |
| Tdssfrst 84 | 置位QSPI_SS到第一个QSPI_CLK上升沿 | 3.6 | — | 5.25 | ns |
| Tdsslst 84 | 最后一个QSPI_CLK下降沿到置位QSPI_SS | –1 | — | 1 | ns |
| Tdo | QSPI_DATA输出延迟 | 0 | — | 2.6 | ns |
| Tsu | 关系到QSPI_REF_CLK下降沿的输入设置 | 6.5 – (Rdelay × Tqspi_ref_clk) 85 | — | — | ns |
| Th | 关系到QSPI_REF_CLK下降沿的输入保持 | (Rdelay + 1) × Tqspi_ref_clk 85 | — | — | ns |
| Tdssb2b 84 | 两个背靠背传输之间的从选择置低的最小延迟 | 1 | — | — | QSPI_CLK |
图 6. Quad SPI闪存串行输出时序图
图 7. Quad SPI闪存串行输入时序图
84 通过使用Quad SPI模块中的delay寄存器，此延迟在整个QSPI_REF_CLK递增中是可编程的。
85 通过使用Quad SPI模块中的rddatacap寄存器的延迟域，Rdelay在整个QSPI_REF_CLK递增中是可编程的。