| 2017年5月 |
2017.05.08 |
- 更新了 Arria® 10器件的建议操作条件表中的VCCBAT规范。
- 更改了"发送器通道到通道偏斜规范"表中的 xN clock line的最大偏斜规范。
- 更改了" Arria® 10 GX/SX器件的高速串行收发器架构接口性能"表中的E3S和I3S器件的PCIe Gen3 HIP-Fabric接口规范。
- 更改了"接收器规范"表中的VICM的条件。
- 从"接收器规范"表中删除了DC耦合规范脚注。
- 更改了"发送器规范"表中的差分片上匹配电阻参数的条件。
- 更新了"接收器规范"表中的VICM (AC和DC耦合)参数的脚注。
- 在"参考时钟规范"表中对fPLL输入参考时钟频率的最小规范添加了脚注。
- 更改了" Arria® 10 GX/SX器件的高速串行收发器架构接口性能"表中的内核速度等级选项。
- 在HPS规范部分增添了关于使用早期I/O释放配置流程的电源的信息。
- 在" Arria® 10器件的配置比特流大小"表中添加了描述。
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| 2017年3月 |
2017.03.15 |
- 更改了"参考时钟规范"表中的fPLL输入参考时钟频率的最小值。
- 在"接收器规范"表中对支持的I/O标准添加了脚注。
- 在"Arria 10 GX/SX器件的收发器电源操作条件"表中对VCCR_GXB[L, R]和VCCT_GXB[L, R]添加了脚注。
- 在下表中增添了fCASC_INPFD规范：
- Arria® 10器件的小数分频PLL规范
- Arria® 10器件的I/O PLL规范
- 在以下部分中，对External Memory Interface Spec Estimator添加了链接：
- 硬核存储控制器支持的存储器标准
- 软核存储控制器支持的存储器标准
- HPS硬核存储控制器支持的存储器标准
- 更新了" Arria® 10器件的各种速度等级的HPS最大时钟频率"表。
- 删除了温度范围。
- 将–1速度等级VCCL_HPS = 0.9 V (typical)中的 mpu_base_clk规范从1,000 MHz更新到1,200 MHz。
- 在" Arria® 10器件的HPS PLL性能"表中的 -1速度等级VCCL_HPS = 0.9 V的 HPS PLL VCO输出最大规范从2,000 MHz更新到2,400 MHz。
- 在以下部分，对 Arria® 10 SoC器件设计指南更新了链接：
- USB ULPI时序特征
- Ethernet Media Access Controller (EMAC)时序特征
- 更新了" Arria® 10器件的配置比特流大小"表中的未压缩配置比特流大小(bits)。
- 对可编程IOE延迟添加了描述。
- 从工具名称中移除了PowerPlay文本。
- 更名为Intel。
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| 2016年10月 |
2016.10.31 |
- 在“ Arria® 10器件的USB 2.0 Transceiver Macrocell Interface Plus (UTMI+) Low Pin Interface (ULPI)时序要求”表中对 Arria® 10 SoC器件设计指南增添了参考。
- 在 “ Arria® 10器件的RGMII RX时序要求”表中对 Arria® 10 SoC器件设计指南增添了参考。
- 更新了“ Arria® 10器件的Fractional PLL规范”表中的fVCO值。
- 更新了“ Arria® 10器件的I/O PLL规范”表中的tOUTPJ_DC和tOUTCCJ_DC的值。
- 更新了“ Arria® 10器件的DPA锁定时间规范”表的说明，指出规范应用于扩展级以及工业级。
- 更新了“ Arria® 10器件的各种速度等级的最大HPS时钟频率”表的说明，指出规范应用于扩展温度以及工业温度。
- 删除了“ Arria® 10器件的走线时序要求”表的Preliminary标识。
- 修改了"发送器规范"表中的摆率设置的条件。
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| 2016年6月 |
2016.06.24 |
- 更新了“ Arria® 10 SX器件的HPS电源操作条件”表中的VCCL_HPS规范。
- 重建下表：
- Arria® 10器件的OCT校准精度规范
- Arria® 10器件无校准阻值容限的OCT规范
- 删除了“ Arria® 10器件的差分I/O标准规范”表中的PCML信息。
- 修改了“发送器和接收器数据速率性能”表中的值。
- 更新了硬核存储控制器、软核存储控制器和HPS硬核存储控制器支持的存储器标准规范。
- 更新了“ Arria® 10器件的DLL频率范围规范”表中的DLL操作频率范围。
- 更新 了“ Arria® 10器件的存储器输出时钟抖动规范”表。
- 更新了HPS时钟性能规范。
- 更新了“ Arria® 10器件的HPS PLL性能”表。
- 更新了0.95 V VCCL_HPS的HPS PLL VCO输出–3速度等级最大规范。
- 增添了 0.90 V VCCL_HPS的HPS PLL VCO输出规范。
- 增添了h2f_user0_clk和h2f_user1_clk规范。
- 增添了“HPS PLL输出规范”的一个新表。
- 更新了“ Arria® 10器件的四路串行外设接口(SPI) Flash时序要求”表。
- 更新了QSPI_CLK时钟名称。
- 更新了Tclk、Tdssfrst、Tdsslst和Tdo规范。
- 增添了Tsu和Th规范。
- 删除了Tdin_start和Tdin_end规范。
- 更新了“ Arria® 10器件的SPI主时序要求”表中的Tdssfrst、Tdsslst、Tdio和Tsu规范。
- 更新了“ Arria® 10器件的SPI从时序要求”表中的Th和Td规范。
- 更新了“ Arria® 10器件的Secure Digital (SD)/MultiMediaCard (MMC)时序要求”表中的Tsu、Th和Td规范。
- 在“ Arria® 10器件的Reduced Gigabit Media Independent Interface (RGMII) TX时序要求”表中，对Td添加了一个注释。
- 更新了“ Arria® 10器件的RGMII RX时序要求”表中的Th规范。
- 更新了“ Arria® 10器件的RGMII TX时序要求”表中的Td规范。
- 在“ Arria® 10器件的I2C时序要求”表中添加了注释。
- 更新了“ Arria® 10器件的走线时序要求”表。
- 添加了关于增加走线带宽的说明。
- 将Tclk最小规范从5 ns更新到10 ns。
- 更新了GPIO接口的相关信息。
- 更新了以下时序图：
- Quad SPI Flash串行输出时序图
- Quad SPI Flash串行输入时序图
- SPI主输出时序图
- SPI主输入时序图
- SPI从输出时序图
- SPI从输入时序图
- I2C时序图
- NAND地址锁存时序图
- NAND数据输入时序图 (Extended Data Output (EDO) Cycle)
- NAND读状态时序图
- 走线时序图
- 更新了“AS配置方案中的DCLK频率规范”表。
- 更新了“ Arria® 10器件的配置比特流”表中的IOCSR比特流大小。
- 纠正了下表中的产品种类命名：
- Arria® 10器件的配置比特流大小
- Arria® 10器件的最短配置时间评估
- 更新了“ Arria® 10器件的IOE可编程延时”表。
- 删除了所有表中的Preliminary标识，除了“ Arria® 10器件的走线时序要求” 表。
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| 2016年5月 |
2016.05.02 |
- 更新了 Arria® 10器件的建议操作条件表。
- 增添了VCC、VCCP和VCCERAM的0.95 V典型值的规范。
- 更新了VCC和VCCP的SmartVID规范。
- 更新了VCC、VCCP、VCCERAM和VCCBAT的注释。
- 更新了 Arria® 10器件的OCT校准精度规范表中的SSTL-12 240-Ω RS、SSTL-135 34-Ω RS和SSTL-135 40-Ω RS规范。
- 删除了 Arria® 10器件的无校准电阻容限OCT表中的condition VCCIO = 1.5 for 100-Ω RD。
- 将管脚电容更改成最大值。
- 在下表中增添了SSTL-135 Class I、II、SSTL-125 Class I、II和SSTL-12 Class I、II I/O标准：
- Arria® 10器件的单端SSTL、HSTL和HSUL I/O参考电压规范
- Arria® 10器件的单端SSTL、HSTL和HSUL I/O标准信号规范
- Arria® 10器件的差分SSTL I/O标准规范
- 更正了 Arria® 10器件的差分I/O标准规范表中的Mini-LVDS (HIO)的VOD规范为0.6 V。
- 更改了" Arria® 10 GX/SX器件的收发器电源操作条件"表中的背板数据速率。
- 更改了" Arria® 10 GT器件的收发器电源操作条件" 表中的条件和背板数据速率。
- 更改了" Arria® 10 GX/SX器件的收发器性能"部分的背板数据速率。
- 更改了" Arria® 10 GT器件的收发器性能"部分中的背板数据速率。
- 更改了"CMU PLL性能"表中的最小频率。
- 更改了" Arria® 10 GX/SX器件的高速串行收发器架构接口性能"表中的条件并添加了说明。
- 将" Arria® 10 GX/SX器件的收发器性能"部分中的速度等级5从所有的表中删除。
- 更改了"发送器和接收器数据速率性能"表中的注释。
- 对" Arria® 10 GT器件的高速串行收发器架构接口性能"表添加了说明。
- 更改了"收发器时钟网络最大数据速率规范"表中的时钟网络名称。
- 更改了" Arria® 10 GT器件的高速串行收发器架构接口性能"表中的条件。
- 更改了"发送器通道到通道偏移规范"表中的通道范围规范。
- 更新了“ Arria® 10器件的小数分频PLL规范”表中的fVCO、fCLBW、tPLL_PSERR和抖动规范。
- 更新了 Arria® 10器件的I/O PLL规范表中的tOUTDUTY和抖动规范。
- 更新了fPLL和IOPLL的fIN规范的注释。
- 更新了 Arria® 10器件的高速I/O规范表。
- 增添了true RSDS和true mini-LVDS输出标准数据速率。
- 更新了速度等级以反映SmartVID规范。
- 更新了Transmitter fHSDR和Receiver fHSDRDPA规范。
- 增添了Receiver fHSDRDPA规范的最小数据速率。
- 在“ Arria® 10器件中HPS硬核存储控制器支持的存储器标准”和“ Arria® 10器件中软核存储控制器支持的存储器标准”表中更新了LVDS I/O bank和3 V I/O bank规范，并添加了SmartVID规范。
- 添加了新表： Arria® 10器件中HPS硬核存储控制器支持的存储器标准。
- 将AS Timing Parameters for AS ×1 and AS ×4 Configurations in Arria® 10 Devices表中的tCO从4 ns更新成2 ns。
- 在 Arria® 10器件的配置比特流大小表中增添了IOCSR定义并将列标题从"IOCSR .rbf Size (bits)"更新成"IOCSR Bit Stream Size (bits)"。
- 删除了M suffix and VCC PowerManager图。
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| 2016年2月 |
2016.02.11 |
- 更改了" Arria® 10 GT器件的收发器电源操作条件"表中的数据速率。
- 更改了"Transceiver Performance for Arria® 10 GT器件的收发器性能"表中的可用速度等级和数据速率。
- 更改了"ATX PLL性能"表中的可用速度等级和数据速率。
- 更改了"小数分频PLL性能"表中的可用速度等级和数据速率。
- 更改了"CMU PLL性能"表中的可用速度等级。
- 更改了"Arria 10 GT器件的高速串行收发器架构接口性能"表中的可用速度等级和频率。
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| 2015年12月 |
2015.12.31 |
- 更新了Memory Clock Performance Specifications (VCC and VCCP at 0.9 V Typical Value)表中的"True dual port, all supported widths"和"ROM, all supported widths"的M20K模块规范。
- 将 Arria® 10器件的内部电压感应器规范表中的最大分辨率从8 bit更新成6 bit并增添了0.1 MHz最小时钟频率。
- 将LVDS Soft-CDR/DPA正弦抖动容限规范中的正弦抖动从0.35 UI更新成0.28 UI。
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| 2015年12月 |
2015.12.18 |
- 更改了"Arria 10 GT器件的收发器电源操作条件"表中的最小规范。
- 更改了"发送器和接收器数据速率性能"表中的条件。
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| 2015年11月 |
2015.11.02 |
- 增添了功耗选项V，支持SmartVID特性(最低静态功耗)。
- 在 Arria® 10器件的建议操作条件表中添加了SmartVID注释。注释： 仅在–2V和–3V速度等级的器件中支持SmartVID。
- 删除了20-Ω RT in OCT Calibration Accuracy Specifications for Arria® 10 Devices表。
- 更新了 Arria® 10器件的无校准电阻容限OCT表中的规范。
- 更新了 Arria® 10器件的内部弱上拉电阻值表中的“值”列的注释。增添了 Arria® 10器件的内部弱下拉电阻值表。
- 更新了fractional PLL规范：
- 将所有速度等级的 fIN minimum从50 MHz更新到30 MHz，将maximum从1000 MHz更新到800 MHz。
- 将fINPFD minimum从50 MHz更新到30 MHz，将maximum从325 MHz更新到700 MHz。
- 将fVCO minimum从3.125 GHz更新到3.5 GHz，将maximum从6.25 GHz更新到7.05 GHz。
- 将tEINDUTY minimum从40%更新到45%，将maximum从60%更新到55%。
- 删除了fOUT和fCLBW的条件。
- 更新了fDYCONFIGCLK, tLOCK和tARESET的说明。
- 在 Arria® 10器件的DSP模块性能规范(VCC和VCCP at 0.9 V典型值)表中添加了–E2V、–I2V、–E3V和–I3V速度等级。
- 更新了 Arria® 10器件的存储器模块性能规范表中的0.9 V典型值上的VCC和VCCP。增添了0.95 V典型值上的VCC和VCCP的存储器模块性能规范。
- 删除了 Arria® 10器件的内部温度传感二极管规范表中的“无缺失码的最小分辨率”。
- 在内部温度传感二极管规范部分添加了链接：Power Management in Arria® 10器件中的电源管理 章节中的内部TSD的传输功能主题， Arria® 10内核架构和通用I/O手册。
- 增添了 Arria® 10器件的外部温度传感二极管规范表的说明。
- 更新了 Arria® 10器件的内部电压传感器规范表。
- 将最大分辨率从12比特更新到8 bits。删除最小分辨率值。
- 将最大整数非线性(INL)从±3 LSB更新到±1 LSB。
- 将最大时钟频率从20 MHz更新到11 MHz。
- 增添了增益错误和偏移错误规范。
- 删除了信噪比(SNR)规范。
- 删除了Bipolar输入模式规范。
- 将DPA PLL校准使能的DPA锁定时间规范图中的"slow clock"更新成"core clock"。
- 更新了 Arria® 10器件的高速I/O规范表中Transmitter True Differential I/O Standards - fHSDR (data rate)参数的最大值。
- SERDES factor J = 2, 使用DDR寄存器
- SERDES factor J = 1, 使用DDR寄存器
- 增添了下表：
- Arria® 10器件的硬核存储控制器支持的存储器标准
- Arria® 10器件的软核存储控制器支持的存储器标准
- 将OCT Arria® 10器件的OCT校准模块规范表中的 TOCTCAL最小值从1000周期更新成2000周期。
- 更新了 Arria® 10器件的HPS时钟性能表中的以下速度等级的hmc_free_clk规范：
- –1速度等级：从667 MHz更新到533 MHz。
- –2速度等级：从544 MHz更新到533 MHz。
- 在 Arria® 10器件的Quad Serial Peripheral Interface (SPI) Flash时序要求表中将 Tsclk更改成Tclk并增添了如下规范。
- Tqspi_clk
- Tdin_start
- Tdin_end
- 更新了 Arria® 10器件的SPI Master时序要求表。
- 将符号Tspi_clk更改成Tclk。
- 对Tdssfrst，Tdsslst和Th添加了注释。
- 对Tsu添加了注释。
- 更新了Tsu和Th的说明。
- 更新了SPI Slave Timing Requirements for Arria® 10 Devices表中 Tssfsu、Tssfh、Tsslsu和Tsslh的注释。
- 更新了以下时序图：
- Quad SPI Flash串行输出时序图
- SPI Master输出时序图
- SPI Slave输出时序图
- 增添了以下时序图：
- Quad SPI Flash串行输入时序图
- SPI Master输入时序图
- SPI Slave输入时序图
- 更新了 Arria® 10器件的安全数字 (SD)/MultiMediaCard (MMC)时序要求表。
- 将Tclk更改成Tsdmmc_clk_out，TMMC_CLK更改成TSDMMC_CLK_OUT。
- 将Td min从5.5 ns更新成8.5，将max从12.5更新成11.5 ns。
- 更新了Td的注释。
- 修改了以下时序图中的名称和符号：
- 将"NAND数据输入周期时序图"修改成"NAND数据输出周期时序图"。将DIN修改成DOUT。
- 将"NAND数据输出周期时序图"修改成"NAND数据输入周期时序图"。将DOUT修改成DIN。
- 将"NAND扩展数据输出(EDO)周期时序图"更改成"扩展数据输出(EDO)周期的NAND数据输入时序图"。将DOUT更改成DIN。
- 将"ARM走线时序特征"更改成"走线时序特征"。
- 更新了GPIO接口部分的描述。
- 更新了 Arria® 10中当DCLK-to-DATA[] Ratio为1时的FPP时序参数。
- 将tSTATUS和tCF2ST1的最大值从1,506 μs更新到3,000 μs。
- 将FPP ×8/×16的fMAX从125 MHz更新到100 MHz。
- 将tCF2CK的最小值从1,506 μs更新到3,010 μs。
- 将tST2CK的最小值从2 μs更新到10 μs。
- 将tCD2UM的最大值从437 μs更新到830 μs。
- 更新了 Arria® 10器件中DCLK-to-DATA[] Ratio >1时的FPP时序参数。
- 将tSTATUS和tCF2ST1的最大值从1,506 μs更新到3,000 μs。
- 将FPP ×8/×16的fMAX从125 MHz更新到100 MHz。
- 将tCF2CK的最小值从1,506 μs更新到3,010 μs。
- 将tST2CK的最小值从2 μs更新到10 μs。
- 将tCD2UM的最大值从437 μs更新到830 μs。
- 将 Arria® 10器件的AS ×1和AS ×4配置的AS时序参数表中的tCD2UM的最大值从437 μs更新到830 μs。
- 更新了 Arria® 10器件的PS时序参数表。
- 将tSTATUS和tCF2ST1的最大值从1,506 μs更新到3,000 μs。
- 将tCF2CK的最小值从1,506 μs更新到3,010 μs。
- 将tST2CK的最小值从2 μs更新到10 μs。
- 将tCD2UM的最大值从437 μs更新到830 μs。
- 在配置文件部分中，对.rbf和.rpd文件添加了描述。将表格名称从" Arria® 10器件的未压缩.rbf文件大小"更改成" Arria® 10器件的配置比特流大小"。
- 对 Arria® 10器件的最小配置时间评估器表中的主动串行更新了注释。 注释：最小配置时间基于100 MHz的DCLK频率计算得到。只有外部CLKUSR可以保证100 MHz的频率精度。如果使用100 MHz的内部振荡器，那么可能得不到100 MHz的实际频率。对于使用内部振荡器的DCLK频率，请参考AS配置方案表中的DCLK频率规范。
- 将Quartus II更改成Quartus Prime。
- 更改了"Arria 10 GX/SX器件的收发器电源操作条件"表中的电压和条件。
- 更改了"发送器和接收器数据速率性能"表中的最大数据速率条件。
- 更改了Arria 10 GT器件的收发器性能 部分中"发送器和接收器数据速率性能"表中的条件。
- 更改了"参考时钟规范"表中的条件。
- 更改了"收发器时钟网络最大数据速率规范"表中的时钟网络。
- 更改了"接收器规范"表中的条件。
- 更改了"发送器规范"表中的条件。
- 更改了 Arria® 10 GX/SX器件的收发器性能 部分中"ATX PLL性能"，"小数分频PLL性能"和"CMU PLL性能"表中的最小频率。
- 更改了 Arria® 10 GT器件的收发器性能部分中"ATX PLL性能"，"小数分频PLL性能"和"CMU PLL性能"表中的最小频率。
- 在"参考时钟规范"表中增添了一个参数。
- 对"发送器规范"表添加了一个脚注。
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| 2015年6月 |
2015.06.12 |
- 更改了 Arria® 10 GX/SX器件的"发送器和接收器数据速率性能"表中的背板最大数据速率条件的规范。
- 更改了"参考时钟规范"表中的发送器REFCLK相位噪声的规范 。
- 对下表添加了注释：
- Arria® 10器件的绝对最大额定值：VCCPGM
- Arria® 10器件跳变器件所允许的最大过冲：LVDS I/O
- Arria® 10器件的建议操作条件：VI
- 增添了HPS规范。
- 更新了解压缩.rbf文件大小表中的建议的EPCQ-L串行配置器件。
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| 2015年5月 |
2015.05.08 |
进行了如下变更：
- 更改了"参考时钟规范"表中的VICM(AC耦合)参数的规范。
- 更改了GT器件的收发器性能部分中的"CMU PLL性能"表中的最大频率。
- 在"发送器和接收器数据速率性能"表中，增添了收发器速度等级5列的脚注。
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| 2015年5月 |
2015.05.04 |
- 更新了 Arria® 10器件中跳变期间允许的最大过冲表。
- 增添了 Arria® 10器件的建议操作条件表中的tramp的注释。注释：tramp 是每个单独电源的斜坡时间(ramp time)，而不是所有组合电源的斜坡时间。
- 更改了" Arria® 10 GT器件的收发器电源操作条件"表中的发送器和接收器电源的最小值，典型值和最大值。
- 在 Arria® 10 SX器件的HPS电源操作条件表中0.95 V上的VCCL_HPS的条件列中增添了-1速度等级。
- 在下表中添加了–I1S，–I2S和–E2S速度等级：
- Arria® 10器件的时钟树性能
- Arria® 10器件的DSP模块性能规范
- Arria® 10器件的存储器模块性能规范
- Arria® 10器件的高速I/O规范
- Arria® 10器件的存储器输出抖动规范
- 在 Arria® 10器件的小数分频PLL规范表中将所有速度等级的fIN最小值从27 MHz更新到50 MHz。
- 更改了 Arria® 10器件的I/O PLL规范表中的"PFD的输入时钟频率"的fINPFD的说明。
- 更新了 Arria® 10器件的DSP模块性能规范表中的0.9 V典型值的VCC和VCCP。增添了0.95 V典型值的VCC和VCCP的DSP规范。
- 在 Arria® 10器件的外部温度传感二极管规范表中，将Ibias的最小值从8 μA更新到10 μA，最大值从200 μA更新到100 μA。
- 在 Arria® 10器件的高速I/O规范表中增添了DPA (soft CDR mode) 规范。
- 在POR规范部分添加了描述： 增添了POR规范部分的描述：Power-on reset (POR)延迟定义为POR电路监控的所有电源达到所推荐的最小操作电压和nSTATUS释放为高电平并且您的器件准备开始配置之间的时间延迟。
- 将下面的时序图移到了“Arria 10 D器件中配置，设计安全和远程系统更新”章节。
- DCLK-to-DATA[] Ratio >1时的FPP时序波形
- DCLK-to-DATA[] Ratio >1时的FPP配置时序波形
- AS配置时序波形
- PS配置时序波形
- 删除了加密和压缩功能同时使能时的DCLK-to-DATA[]比率。对表格添加了描述：对于 Arria® 10器件，您不能同时使能加密和压缩功能。
- 更新了 Arria® 10器件中AS ×1和AS ×4配置的AS时序参数：
- 将数据保持时间的符号从tH更改成tDH。
- 将tSU的最小值从0 ns更新成1 ns。
- 将tDH的最小值从2.5 ns更新到1.5 ns。
- 对AS配置方案中的DCLK频率规范表中添加了一个注释。注释：您只能在 Quartus® Prime软件中设置12.5, 25, 50和100 MHz。
- 对 Arria® 10器件的初始化时钟源选项和最大频率添加了一个注释。注释：如果对AS和收发器校准同时使用CLKUSR管脚，那么所允许的频率只是100 MHz。
- 将解压缩.rbf大小和最小配置时间表中的 Arria® 10 GS更改成 Arria® 10 SX。
- 在IOE可编程延迟表中增添了IO_IN_DLY_CHN和IO_OUT_DLY_CHN。
- 在"参考时钟规范"表中，更改了VICM (AC耦合)参数的Min/Typ/Max描述。
- 更改了"Arria 10 GX/SX器件的收发器电源操作条件"表中的Min/Typ/Max值。
- 更改了"Arria 10 GT器件的收发器电源操作条件" 表中的Min/Typ/Max值。
- 在 "GT器件的收发器性能 "部分对GT通道的最大数据速率添加了一个脚注。
- 对"Arria 10 GX/SX器件的收发器性能"部分作了修改。
- 修改了 "发送器和接收器数据速率性能"表中的芯片到芯片和背板的最大数据速率条件。
- 在"发送器和接收器数据速率性能"表中添加了TX最小数据速率。
- 修改了"ATX PLL性能"表中的最小频率。
- 修改了"小数分频PLL性能"表中的最小频率。
- 修改了"CMU PLL性能"表中的最小和最大频率。
- 对"Arria 10 GT器件的收发器性能"部分作了修改。
- 在"发送器和接收器数据速率性能"表中添加了TX最小数据速率。
- 修改了 "发送器和接收器数据速率性能"表中的芯片到芯片和背板的最大数据速率条件。
- 修改了"ATX PLL性能"表中的最小频率。
- 修改了"小数分频PLL性能"表中的最小频率。
- 修改了"CMU PLL性能"表中的最小和最大频率。
- 在"接收器规范"表中添加了配置后最大peak-to-peak diff p-p的电压条件和VICM规范中的电压条件 。
- 修改了"发送器规范"表中的VOCM电压条件。
- 修改了"典型发送器VOD设置"表中的VOD/VCCT比率。
- 增添了"收发器时钟网络最大数据速率规格"表。
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| 2015年1月 |
2015.01.23 |
- 在"收发器电源操作条件"部分添加了一个注释。
- 对"参考时钟规范"表作了如下变更：
- 增添了CMU PLL，ATX PLL和fPLL PLL的输入参考时钟频率参数。
- 修改了上升时间和下降时间的最大规范。
- 增添了VICM (AC和DC耦合)参数。
- 修改了Transmitter REFCLK Phase Noise (622 MHz) when ≥ 1 MHz的最大值。
- 修改了“收发器时钟规范”表中的reconfig_clk信号的Min，Typ和Max值。
- 对"接收器规范"表作了如下变更：
- 增添了器件配置后最大峰峰差分输入电压规范。
- 修改了在接收器串行输入管脚上的最小差分眼开的最小规范。
- 删除了差分片上匹配电阻参数的120-ohm和150-ohm条件。
- 增添了VICM (AC and DC coupled)参数。
- 增添了可编程DC增益参数。
- 对"发送器规范"表作了如下变更：
- 增添了VOCM (AC耦合)参数。
- 增添了VOCM (DC耦合)参数。
- 修改了上升和下降时间最小和最大规范。
- 增添了"典型发送器VOD设置"表。
- 对“建议的操作条件”表中的VCC，VCCP和VCCERAM值添加了一个注释。注释：您可以在0.9 V或0.95 V典型值上运行–1和–2速度等级器件。只能在0.9 V典型值上运行-3速度等级器件。此数据表中显示的内核性能适用于0.9 V上的操作。0.95 V上的操作会产生更高的内核性能和更高的功耗。关于0.95 V操作的性能和功耗，请参考 Quartus® Prime软件时序报告，PowerPlay Power Analyzer报告和Early Power Estimator (EPE)。
- 在“建议的操作条件”表中删除了军用等级操作结温规范 (TJ)。
- 更新了“Arria 10器件的差分HSTL和HSUL I/O标准”表中的HSTL-18 I/O标准的VCCIO范围如下：
- Min:从1.425 V更新到1.71 V
- Typ:从1.5 V更新到1.8 V
- Max:从1.575 V更新到1.89 V
- 对" Arria® 10器件的差分I/O标准规范“表添加了一个声明：差分输入由需要1.8 V的VCCPT供电。
- 在I/O标准规范中添加了一个声明：您必须执行时序收敛分析来决定通用I/O标准的可达到的最大频率。
- 更新了小数分频PLL规范。
- 将fOUT_C更新成fOUT，将所有速度等级的最大值更新成644 MHz。
- 将fVCO最小值从2.4 GHz更新成3.125 GHz。
- 删除了fOUT_L，kVALUE和fRES参数。
- 更新了I/O PLL规范。
- 将fOUT_C更新成fOUT，将所有速度等级的最大值更新成644 MHz。
- 将fOUT_EXT最大值更新成800 MHz (–1速度等级)，720 MHz (–2速度等级)和650 MHz (–3速度等级)。
- 删除了fRES参数。
- 更新了”外设性能规范“中的描述，提及在设计中要求正确的时序收敛。
- 更新了 Arria® 10器件中的AS x1和AS x4配置的AS时序参数。
- 将tSU最小值从1.5 ns更新成0 ns。
- 将tH最小值从0 ns更新成2.5 ns。
- 将被动配置方案（PS和FPP）的CLKUSR初始化时钟源最大频率从125 MHz更新成100 MHz。
- 增添了 Arria® 10 GX和GS器件的未压缩的.rbf大小和最小配置时间评估。
- 更新了 Arria® 10 GX 900 and 1150器件和 Arria® 10 GT 900 and 1150器件的未压缩的.rbf大小。
- 将配置.rbf大小从335,106,890 bits更新到351,292,512 bits。
- 将IOCSR .rbf大小从6,702,138 bits更新到1,885,396 bits。
- 更新了 Arria® 10 GX 900和1150器件， Arria® 10 GT 900和1150器件的以下配置模式的最短配置时间评估：
- Active serial: 从837.77 ms更新到883.20 ms。
- Fast Passive Parallel: 从104.72 ms更新到110.40 ms。
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| 2014年8月 |
2014.08.18 |
- 更改了表2中的3 V I/O条件。
- 表3：
- 对最小和最大操作条件添加了一个注释。
- 修改了 VCCERAM值。
- 更改了3 V I/O VI的最大建议操作条件。
- 对表12 中的I/O管脚上拉容限添加了一个注释。
- 更改了表13中 LVTTL，LVCMOS和2.5 I/O标准的VIH值。
- 表14,15和16：
- 增添了SSTL-12 I/O标准。
- 删除了SSTL-135和SSTL-125 I/O标准的Class I，II。
- 表19：
- 修改了发送器和接收器数据速率的最小数据速率规范。
- 修改了小数分频PLL的最小频率规范。
- 修改了CMU PLL的最小频率规范。
- 更改了表20中的Core Speed Grade with Power Options部分。
- 表21:
- 修改了发送器和接收器数据速率的最小数据速率规范。
- 修改了Fractional PLL的最小频率规范。
- 修改了CMU PLL的最小频率规范。
- 更改了ATX PLL的最小频率。
- 表23：
- 对高速差分I/O标准添加了一个注释。
- 修改了CLKUSR管脚的规范。
- 在表29中增添了列。
- 修改了表32中的最大fHSCLK_in和txJitter。
- 修改了表42，表43，表44,和表46中的tCD2UMC的最小公式。
- 修改了表47中的CLKUSR最大频率和最小周期数。
- 表48:
- 更改了IOCSR .rbf大小。
- 添加了建议的EPCQ-L串行配置器件。
- 修改了表49中的DCLK频率和FPP的最小配置时间。
- 添加了下表：
- Arria® 10器件的外部温度感应二极管规范
- Arria® 10器件的IOE可编程延迟
- 移除了下图：
- CTLE Response in High Gain Mode for Arria® 10 Devices with Data Rates ≥ 8 Gbps
- CTLE Response in High Gain Mode for Arria® 10 Devices with Data Rates < 8 Gbps
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| 2014年3月 |
2014.03.14 |
更新了表3，表5，表21，表23，表24，表32和表41。 |
| 2013年12月 |
2013.12.06 |
更新了图1和图2。 |
| 2013年12 月 |
2013.12.02 |
首次发布。 |