Intel® Arria® 10器件数据表

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ID 683771
日期 5/08/2017
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Arria® 10器件数据表
Arria® 10器件数据表 x
电气特性 开关特性 配置规范 I/O时序 可编程的IOE延时 术语 文档修订历史
电气特性 x
操作条件
操作条件 x
绝对最大额定值 所允许的最大过冲和下冲电压 建议的操作条件 DC特征 I/O标准规范
建议的操作条件 x
建议的操作条件 收发器电源操作条件 HPS电源操作条件
DC特征 x
供电电流和功耗 I/O管脚漏电流 总线保持规格 OCT校准精度规格 无校准阻值容差的OCT规范 管脚电容 内部弱上拉和弱上拉电阻
I/O标准规范 x
单端I/O标准规范 单端SSTL、HSTL和HSUL I/O参考电压规范 单端SSTL、HSTL和HSUL I/O标准信号规范 差分SSTL I/O标准规范 差分HSTL和HSUL I/O标准规范 差分I/O标准规范
开关特性 x
收发器性能规范 内核性能规范 外设性能规范 HPS规范
收发器性能规范 x
Arria® 10 GX/SX器件的收发器性能 Arria® 10 GX/SX器件的高速串行收发器光纤接口性能 Arria® 10 GT器件的收发器性能 Arria® 10 GT器件的高速串行收发器光纤接口性能 Arria® 10 GX、SX和GT器件的收发器规格
内核性能规范 x
时钟树规范 PLL规范 DSP模块规范 存储器模块规范 温度传感二极管规范 内部电压传感器规范
PLL规范 x
小数分频PLL规范 I/O PLL规范
温度传感二极管规范 x
内部温度传感二极管规范 外部温度传感二极管规范
外设性能规范 x
高速I/O规范 DPA锁定时间规范 LVDS Soft-CDR/DPA正弦抖动容限规范 硬核存储控制器支持的存储器标准 软核存储控制器支持的存储器标准 HPS硬核存储控制器支持的存储器标准 DLL频率范围规范 DQS逻辑模块规范 存储器输出时钟抖动规范 OCT校准模块规范
HPS规范 x
HPS复位输入要求 HPS时钟性能 HPS PLL规范 Quad SPI闪存时序特征 SPI时序特征 SD/MMC时序特征 USB ULPI时序特征 以太网介质访问控制器（EMAC）时序特征 I2C时序特征 NAND时序特征 走线时序特征 GPIO接口
HPS PLL规范 x
HPS PLL输入要求 HPS PLL性能 HPS PLL输出规范
配置规范 x
POR规范 JTAG配置时序 FPP配置时序 AS配置时序 AS配置方案中的DCLK频率规范 PS配置时序 初始化 配置文件 最短配置时间评估 远程系统更新 用户看门狗内部电路时序规范
FPP配置时序 x
FPP配置的DCLK与DATA[]比率(r) 当DCLK-to-DATA[] = 1时的FPP配置时序 当DCLK-to-DATA[] >1时的FPP配置时序
Arria® 10器件数据表

高速I/O规范

表 47.   Arria® 10器件的高速I/O规范

当串化器/解串器(SERDES)因子J = 3到10时，使用SERDES模块。

对于LVDS应用，必须使用整数PLL模式的PLL。

您必须通过执行链路时序收敛分析计算出接收器中剩余的时序裕量。您必须考虑电路板偏移裕量，发送器通道至通道偏移以及接收器采样裕量以决定剩余时序裕量。

Arria® 10器件支持以下两种输出标准，这两种输出标准在所有的I/O bank上都使用true LVDS输出缓冲器类型：
  • 高达360 Mbps数据速率的True RSDS输出标准
  • 高达400 Mbps数据速率的True mini-LVDS输出标准
符号 条件 –E1L, –E1S 66, –I1L, –I1S66 –E2L, –E2S66, –E2V, –I2L, –I2S66, –I2V –E3L, –E3S66, –E3V, –I3L, –I3S66, –I3V 单位
Min Typ Max Min Typ Max Min Typ Max
fHSCLK_in (输入时钟频率) 真差分I/O标准 时钟增强因子(clock boost factor)
W = 1 to 40 67 10 — 800 10 — 700 10 — 625 MHz
fHSCLK_in (输入时钟频率)单端I/O标准 时钟增强因子 W = 1 to 40 67 10 — 625 10 — 625 10 — 525 MHz
fHSCLK_OUT (输出时钟频率) — — — 800 68 — — 700 68 — — 625 68 MHz
发送器 真差分I/O标准 - fHSDR (数据速率) 69 SERDES因子 J = 4 to 10 70 72 71 72 — 1600 72 — 1434 72 — 1250 Mbps
SERDES因子 J = 3 70 72 71 72 — 1200 72 — 1076 72 — 938 Mbps
SERDES因子 J = 2, 使用DDR寄存器 72 — 333 73 72 — 275 73 72 — 250 73 Mbps
SERDES因子 J = 1, 使用DDR寄存器 72 — 333 73 72 — 275 73 72 — 250 73 Mbps
tx Jitter - 真差分I/O标准 600 Mbps – 1.6 Gbps的数据速率的总抖动 — — 160 — — 200 — — 250 ps
小于600 Mbps的数据速率的总抖动 — — 0.1 — — 0.12 — — 0.15 UI
tDUTY 74 差分I/O标准的TX输出时钟占空比 45 50 55 45 50 55 45 50 55 %
tRISE & & tFALL 71 75 真差分I/O标准 —   160 — — —— 180 — — 200 ps
TCCS 74 69 真差分I/O标准 — — 150 — — 150 — — 150 ps
接收器 真差分I/O标准 - fHSDRDPA(数据速率) SERDES因子 J = 4 to 10 70 72 71 150 — 1600 150 — 1434 150 — 1250 Mbps
SERDES因子 J = 3 70 72 71 150 — 1200 150 — 1076 150 — 938 Mbps
fHSDR (数据速率) (无DPA) 69 SERDES因子 J = 3 to 10 72 — 76 72 — 76 72 — 76 Mbps
SERDES因子 J = 2, 使用DDR寄存器 72 — 73 72 — 73 72 — 73 Mbps
SERDES因子 J = 1, 使用DDR寄存器 72 — 73 72 — 73 72 — 73 Mbps
DPA (FIFO模式) DPA运行长度 — — — 10000 — — 10000 — — 10000 UI
DPA (软核CDR模式) DPA运行长度 SGMII/GbE协议 — — 5 — — 5 — — 5 UI
所有其他协议 — — 每个208 UI上50次数据传输(50 data transition per 208 UI ) — — 每个208 UI上50次数据传输 — — 每个208 UI上50次数据传输 —
Soft CDR模式 Soft-CDR ppm容限 — — — 300 — — 300 — — 300 ± ppm
Non DPA模式 采样窗口 — — — 300 — — 300 — — 300 ps
66 此速度等级适用于VCC = 0.95 V规范。
67 时钟增强因子 (W)是输入数据速率与输入时钟速率之间的比率。
68 通过使用PHY时钟网络实现。
69 需要具有PCB走线长度的封装偏移补偿。
70 Fmax规范基于用于串行数据的快速时钟。接口Fmax也取决于依赖于设计并要求时序分析的并行时钟域。
71 VCC和VCCP必须在一个组合的电源层上，并且芯片到芯片接口的最大负载是5 pF。
72 最小规范取决于您使用的时钟源 (例如PLL和时钟管脚)和时钟布线资源 (全局，局部和本地)。I/O差分缓存和串化器没有最小翻转率。
73 最大的理想数据速率是 SERDES因子 (J) x PLL最大输出频率(fOUT)，前提是您能够关闭设计时序并且信号完整性要满足接口要求。
74 不应用于 DIVCLK = 1。
75 仅应用于默认的预加重和VOD设置。
76 通过执行链路时序收敛分析能够评估非DPA模式的可实现最大数据速率。您必须考虑电路板偏移裕量，发送器延迟裕量以及接收器采样裕量以决定支持的最大数据速率。
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