Intel® Arria® 10器件数据表

ID 683771
日期 5/08/2017
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存储器输出时钟抖动规范

表 55.   Arria® 10器件的存储器输出时钟抖动规范

时钟抖动规范应用于由整形PLL钟控的存储器输出时钟管脚,或者使用差分信号分离器生成的和由布线在PHY时钟网络上的PLL输出钟控的双倍数据I/O电路。Intel建议使用PHY时钟网络,以实现更高的抖动性能。

当通过误码率(BER) 10–12(等同于14 sigma)应用10 ps peak-to-peak的输入抖动时,可以应用存储器输出时钟抖动。

协议 参数 符号 Non-SmartVID SmartVID (–2V速度等级) SmartVID (–3V速度等级) 单位
Data Rate (Mbps) Min Max Data Rate (Mbps) Min Max Data Rate (Mbps) Min Max
DDR3 Clock period jitter tJIT(per) 2,133 –40 40 1,866 –60 60 1,600 –70 70 ps
Cycle-to-cycle period jitter tJIT(cc) 2,133 –40 40 1,866 –60 60 1,600 –70 70 ps
Duty cycle jitter tJIT(duty) 2,133 –40 40 1,866 –86 86 1,600 –100 100 ps
DDR4 Clock period jitter tJIT(per) 2,400 –40 40 1,866 –54 54 1,600 –63 63 ps
Cycle-to-cycle period jitter tJIT(cc) 2,400 –40 40 1,866 –54 54 1,600 –63 63 ps
Duty cycle jitter tJIT(duty) 2,400 –40 40 1,866 –86 86 1,600 –100 100 ps