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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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5.2.5.6. 虚拟管脚
虚拟管脚是编译期间Compiler临时映射到逻辑单元而非管脚的I/O元件。软件将虚拟管脚实现为LUT。 要约束Virtual Pin,可使用Assignment Editor。通过将Virtual Pin约束到I/O元件来创建虚拟管脚。
将Virtual Pin约束应用到输入管脚时,该管脚不再显示为FPGA管脚;Compiler将虚拟管脚固定到设计的GND中。虚拟管脚不是浮动节点。
仅将虚拟管脚用于底层设计实体中的I/O元件,从而在实体导入设计后成为节点;例如,编译部分设计时。
注: Virtual Pin逻辑选项必须约束到输入管脚或输出管脚。如果将该选项约束到双向管脚,三态管脚或已寄存的I/O元件,则Analysis & Synthesis会忽略该约束。如果将该选项约束到三态管脚,则Fitter插入一个I/O缓冲作为三态逻辑;因此,该管脚不能是虚拟管脚。如果要继续将所约束管脚用作虚拟管脚,则可使用多路复用器代替三态管脚。除了直接连接器件I/O管脚的信号,请勿使用三态逻辑。
在顶层设计中,将这些虚拟管脚连接到另一模块的内部节点。通过对虚拟管脚的约束,可按照顶层模块中对应内部节点位置,将这些管脚放置在器件中相同的地方和区域。编译带有多于目标器件所允许管脚数的 Logic Lock (Standard)模块时,则可使用Virtual Pin选项。将Virtual Pin选项集成到顶层设计后,该选项可使能设计模块的时序分析并更加紧密匹配模块性能。
要通过Node Finder显示设计中所有已约束的虚拟管脚,可将Filter Type设置为Pins: Virtual。要从Assignment Editor访问Node Finder,双击To字段;当箭头出现在字段右侧时,点选Node Finder。