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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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3.5.4.6. 脊柱时钟限制
在高时钟布线要求的工程中, Intel® Quartus® Prime软件中的限制会导致脊柱时钟(spine clock)错误。 这些错误通常出现在使用多个存储器接口和高速串行接口(HSSI)通道的设计中,尤其是PMA Direct模式。
全局时钟网络,区域时钟网络和外设时钟网络具有其他级别的时钟网络,称为spine clock。Spine clock将最后行和列时钟驱动到器寄存器;因此,芯片中的每个时钟通过spine clock到达每个芯片。Spine clock为用户非直接可控。
要减少spine clock有关的错误,请对设计进行约束以更好使用您的区域时钟资源:
- 如果您的设计中未使用 Logic Lock (Standard)区域,或者如果 Logic Lock (Standard)区域未与您的时钟域边界对齐,则请创建其他 Logic Lock (Standard)区域并进一步约束您的逻辑。
- 如果Periphery功能忽略 Logic Lock (Standard)区域约束,很可能由于全局时钟资源自动检测过程未正常运转。为确保全局时钟资源自动检测过程使用正确的位置,可为使用这些外设功能的I/O约束指定管脚。
- 默认情况下,一些 Intel® FPGA IP功能应用值为“双区域时钟”的全局信号约束。如果将您的逻辑约束到区域性时钟区域并将全局时钟设置为Regional而非Dual-Regional,则可减少时钟资源争用。