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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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3.4.3.2. 分析失败路径的提示
分析失败路径时,检查报告和波形以确定是否应用正确的约束,并根据需要添加时序异常。多周期约束通过指定的时钟周期数放宽建立或保持关系。 错误的路径约束会指定时序分析期间可被忽略的路径。两种约束都支持Fitter在受影响的路径上充分工作。
- 专注改善显示最差时间裕量的路径。Fitter会针对最差时间裕量的路径充分工作。如果修复了这些路径,Fitter就可能改善设计中其他失败时序路径。
- 检查出现在多个失败路径的节点。这些节点在时序报告窗中被置顶,并附带其最小时间裕量。查找具有公共源寄存器,目标寄存器,或公共中介组合性节点的路径。某些情况下,寄存器各不相同,但却是同一总线的其中一部分。
- 时序分析报告面板中,点击From或To栏的页眉以源或目标寄存器排列路径。如果看到公共节点,则这些节点表示设计中已通过更改源代码或 Intel® Quartus® Prime优化而改善的区域。仅约束其中一个路径的布局可能导致器件中公共节点被移至远处从而使得时序性能下降。