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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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3.4.3.3. 分析跨时钟域失败时钟路径的提示
分析时钟路径失败时:
- 查看路径是否跨两个时钟域。
对于跨两个时钟域的路径,From Clock和To Clock在时序报告中并不相同。图 27. From Clock和To Clock中的不同值
- 查看设计中包含的路径是否存在路径中涉及不同时钟的情况,即使源和目标寄存器相同。
- 查看是否需要同步分析时钟域之间的失败路径。
将不需要同步分析的失败路径设置为错误路径。
- 对设计运行report_timing时,报告显示每个故障路径的启动时钟和锁存时钟,查看启动时钟和锁存时钟之间的关系是否切合实际,以及对已知设计所期望的内容。
例如,路径可从上升沿开始并在下降沿结束,从而将建立关系时间减少了半个时钟周期。
- 查看Timing Report中的时钟偏斜:
较大偏斜可能表示设计中存在问题,例如门控时钟,或物理布局中的问题(例如,使用局部布线而非专用时钟布线的时钟)。在已确保路径被同步分析且路径上无较大偏斜,以及约束正确后,就可以分析数据路径。这些步骤有助于微调跨时钟域的路径,以保证获得准确的时序报告。
- 查看PLL相移是否降低了建立要求。
可使用PLL参数和设置进行调整。
- 忽略跨时钟域的路径以获得受同步逻辑保护的逻辑(例如,FIFO或双数据同步寄存器),即使时钟相关。
- 在所有不必要路径上设置错误路径约束:
尝试优化不必要路径可防止Fitter为满足时序路径上的时序要求而运行,对于设计来说至关重要。