仅对英特尔可见 — GUID: lhp1480442581959
Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
仅对英特尔可见 — GUID: lhp1480442581959
Ixiasoft
3.5.1. 显示失败路径的时序收敛建议
使用Timing Closure Recommendations报告获得关于设计失败路径的特定建议以及可能修复失败路径的各种更改。
- Timing Analyzerde的Tasks窗格中,选择Report Timing Closure Recommendations任务,打开Report Timing Closure Recommendations对话框。
- 基于时钟域选择路径,按路径上的节点进行过滤,然后选择要分析的路径数量。
- Timing Analyzer中运行完Report Timing Closure Recommendations任务后,从Timing Analyzer GUI的 Report窗格检查Report Timing Closure Recommendations文件夹中的报告。每个建议以星号(*)标注。带有多个星号的建议更可能帮助您设计中的时序收敛。
报告为您提供每个已分析路径中最有可能的失败原因,并显示有助于修复失败路径的建议。
报告分为几个部分,具体取决于从设计中发现的问题类型,例如加大时钟偏斜,受限优化,不均衡逻辑,跳过优化,寄存器之间的编码样式存在过多逻辑级别,或特定于您的工程的区域或分区约束。
要详细分析关键路径,请在指定路径上运行report_timing命令。在Path报告窗格的Extra Fitter Information选项卡中,可查看与适配相关详细信息,有助于更直观看待问题。