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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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7.8.4. 修改资源原子之间的连接性
Chip Planner和Resource Property Editor支持创建新的资源原子并操作“适配后”网表中资源原子间的现有连接。这些功能有助于调试设计时的小规模变更,例如将流水线手动插入时许失败的组合路径中,或将信号路由到用于分析的备用I/O管脚进。
使用以下处理过程在 Cyclone V器件中创建一个新的寄存器,并将寄存器输出路由到备用I/O管脚。该实例说明如何创建新的西元原子并修改资源原子间的连接。
创建新的资源原子并操作“适配后”网表中资源原子之间的现有连接,请按以下步骤进行操作:
- 在Chip Planner中创建新的寄存器。
- 在Resource Property Editor中找到原子。
- 将时钟信号约束到寄存器,右键点击寄存器的时钟输入端口,指向Edit connection,并单击Other。使用Node Finder约束设计中的时钟信号。
- 将SLOAD输入端口连接到VCC,右键点击寄存器的时钟输入端口,指向Edit connection,并单击VCC。
- 将设计中的数字信号约束到SDATA端口。
- Connectivity窗口中,在输出端口名称下,复制寄存器的端口名称。
- 在Chip Planner中,找到一个空闲的I/O资源并创建一个输出缓冲器。
- 在Resource Property Editor中找到新的I/O原子。
- 在输出缓冲区的输入端口上,右键单击,指向Edit connection,并单击Other。
- 在Edit Connection对话框中,键入已创建的寄存器输出端口的名称。
- 运行ECO Fitter应用更改,请点击Check and Save Netlist Changes。
注: 成功的ECO连接受可用布线资源的影响。可通过Chip Planner中的Layers Settings对话框,选择Routing Utilization作为Background Color Map(背景色示意图)查看相关布线使用情况。此外,将鼠标指针放置在相应资源上时,可通过已创建的工具提示查看每个本地,行和列互连中的布线通道使用情况。请参阅器件数据手册获得关于器件中布线互连体系结构的更多信息。