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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. State Machine Viewer Overview
2.5. Technology Map Viewer概述
2.6. Netlist Viewer用户接口
2.7. 原理图视图
2.8. State Machine Viewer
2.9. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.10. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.11. 查看时序路径
2.12. 优化设计网表修订历史
3.5.5.1. 优化源代码
3.5.5.2. 改善Register-to-Register时序
3.5.5.3. 物理综合优化
3.5.5.4. 关闭Extra-Effort Power优化设置
3.5.5.5. 优化关于速度而非面积的综合
3.5.5.6. 综合期间展开层级结构
3.5.5.7. Synthesis Effort设置为High
3.5.5.8. Change State Machine Encoding
3.5.5.9. 复制扇出控制逻辑
3.5.5.10. 防止Shift Register推断
3.5.5.11. 使用Synthesis Tool中的其他可用综合选项
3.5.5.12. Fitter Seed
3.5.5.13. 将Router Timing Optimization设置为Maximum
5.1.1. 启动Chip Planner
5.1.2. Chip Planner GUI组件
5.1.3. 查看特定体系结构设计信息
5.1.4. 查看器件中可用的时钟网络
5.1.5. 查看I/O Bank
5.1.6. 查看高速串行接口(HSSI)
5.1.7. 查看已布局节点的源和目标
5.1.8. 查看已布局资源的扇入和扇出连接
5.1.9. 生成即时扇入和扇出连接
5.1.10. 在Chip Planner中管理路径
5.1.11. 在Chip Planner中查看约束
5.1.12. 在Chip Planner中查看高速和低功耗Tile
5.1.13. Viewing Design Partition Placement
5.2.1. Logic Lock (Standard)区域的属性
5.2.2. 创建 Logic Lock (Standard)区域
5.2.3. 定制Logic Lock区域的形状
5.2.4. Placing Logic Lock (Standard) Regions
5.2.5. 将器件资源放入 Logic Lock (Standard)区域
5.2.6. Hierarchical (Parent and Child) Logic Lock (Standard) Regions
5.2.7. 其他 Intel® Quartus® Prime Logic Lock (Standard)设计功能
5.2.8. Logic Lock (Standard)区域窗口
5.4.1. Initializing and Uninitializing a Logic Lock (Standard) Region
5.4.2. Creating or Modifying Logic Lock (Standard) Regions
5.4.3. Obtaining Logic Lock (Standard) Region Properties
5.4.4. Assigning Logic Lock (Standard) Region Content
5.4.5. Save a Node-Level Netlist for the Entire Design into a Persistent Source File
5.4.6. Setting Logic Lock (Standard) Assignment Priority
5.4.7. 通过Tcl命令约束虚拟管脚
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3.5.5.1. 优化源代码
多数情况下,优化设计源代码能非常显著提高设计性能。 事实上,优化您的源代码通常是提高设计结果质量最有效的技术,往往是比使用 Logic Lock (Standard)或位置约束更好的选择。
编码时请留意实现设计中的逻辑所需要的逻辑级别的数量。寄存器之间过多的逻辑级别可能导致关键路径时序失败。请尝试重构设计以使用流水线或更有效的编码技术。另外,尝试限制源代码中的高扇出信号。如有可能,请复制并流水线控制信号。务必确保复制寄存器由保留属性保护,从而避免综合期间进行合并。
如果设计中的关键路径涉及存储器或DSP功能,请检查设计中说明存储器或功能的编码块是否未经推断且未布局到专用逻辑中。可修改源代码使得这些功能放入高性能专用存储器或目标器件的资源中。使用RAM/DSP块时,使能可选输入和输出寄存器。
请确保您的状态机被识别为状态逻辑且在综合工具中被适当优化。已识别出的状态机通常会被优化,否则被当作一般逻辑处理。在 Intel® Quartus® Prime软件中,可从Compilation Report的Analysis & Synthesis下查看State Machine报告。该报告提供包括编译期间识别出的每个状态机的状态编码等各种详细信息。如果无法识别您的状态机,则可能必须更改源代码才能识别。