5.5.1.2. 使用Signal Tap Logic Analyzer的增量编译

Intel® Quartus® Prime Standard Edition用户指南: 调试工具

下载 PDF

ID 683552

日期 9/24/2018

版本 18.1

Public

仅对英特尔可见 — GUID： mwh1410384757250

Ixiasoft

查看详细信息

5.5.1.2. 使用Signal Tap Logic Analyzer的增量编译

Signal Tap Logic Analyzer默认使用增量编译流程。对于从post-fit网表连接到Signal Tap Logic Analyzer的所有信号：

在Design Partitions窗口中，将包含信号的分区的网表类型设置为Post-Fit，Placement and Routing的Fitter Preservation Level。
在Node Finder中，使用 Signal Tap: post-fitting filter将相关信号添加到Signal Tap配置文件中。
如果想要从pre-synthesis网表添加信号，那么网表类型要设置为Source File，并使用Node Finder中的 Signal Tap: pre-synthesis filter。不要使用Signal Tap Logic Analyzer的网表类型Post-Synthesis。

警告：

使用post-fit和pre-synthesis节点时：

请阅读所有增量编译指南，以确保对工程进行正确的分区。
为了加快编译时间，对指定为preservation-level post-fit的分区，只能使用post-fit 节点。
不要在任何分区中混合pre-synthesis和post-fit节点。如果必须为特定分区布线pre-synthesis节点，那么使该分区中的所有布线节点成为pre-synthesis节点，然后在设计分区窗口中将网表类型更改为source。

节点名称在pre-synthesis网表与post-fit网表之间可以不同。通常，寄存器和用户输入信号在两个网表之间共享通用名称。在编译期间，某些优化会更改RTL中组合信号的名称。如果选择的节点名称类型与网表类型不匹配，那么compiler可能无法找到连接到Signal Tap Logic Analyzer实例的信号。compiler会发出严重警告，以提醒您这种情况。未连接的信号在 Signal Tapdata选项卡中接地。

如果使用Signal Tap Logic Analyzer以及增量编译流程，并且源文件的更改是必要的，那么请注意您可能必须删除compiler生成的post-fit网络名称。源代码变更会强制受影响的分区进行重新综合。在综合期间，compiler无法从先前的编译中找到compiler生成的网络名称。

注： Intel FPGA建议在可能的情况下仅使用将寄存的信号和用户输入的信号作为.stp中的调试布线(debugging tap)。

寄存的信号和用户输入的信号共享pre-synthesis和post-fit网表中的通用节点名称。因此，仅在.stp中使用寄存的信号和用户输入的信号会限制对Signal Tap Logic Analyzer配置所需要进行的变更。

通过使用In-System Debugging编译报告可以查看连接到每个Signal Tap实例的节点。这些报告列出了您选择要连接到一个Signal Tap实例的每个节点名称，用于特定连接的网表类型和编译后使用的实际节点名称。如果没有使用增量编译流程，那么In-System Debugging报告位于Analysis & Synthesis文件夹中。如果使用增量编译流程，那么此报告位于Partition Merge文件夹中。

要验证您的原始设计没有被修改，请查看Compilation Report的Partition Merge部分中的消息。

除非对要求重新编译的设计分区进行更改，否则只对Signal Tap设计分区进行重新编译。如果仅对.stp进行后续更改，那么只有Signal Tap设计分区必须重新编译，以减少重新编译时间。

选择您的语言

使用 Intel.com 搜索

快速链接

最近搜索

高级搜索

仅搜索

Intel® Quartus® Prime Standard Edition用户指南: 调试工具

5.5.1.2. 使用Signal Tap Logic Analyzer的增量编译