Intel® Quartus® Prime Standard Edition用户指南: 调试工具

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ID 683552
日期 9/24/2018
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1. 系统调试工具概述 2. 使用System Console分析和调试设计 3. 调试收发器链路 4. 使用Signal Probe的快速设计调试 5. 使用Signal Tap逻辑分析仪进行设计调试 6. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers) 7. 存储器和常量的在系统修改(In-System Modification of Memory and Constants) 8. 使用In-System Sources and Probes进行设计调试 A. Intel® Quartus® Prime Standard Edition用户指南
1. 系统调试工具概述 x
1.1. 系统调试工具组合 1.2. 用于监控RTL节点的工具 1.3. 激励使能工具(Stimulus-Capable Tools) 1.4. Virtual JTAG Interface Intel® FPGA IP 1.5. 系统级调试架构 1.6. 系统调试工具概述修订历史
1.1. 系统调试工具组合 x
1.1.1. 系统调试工具比较 1.1.2. 对常用调试要求所建议的工具 1.1.3. 调试生态系统
1.2. 用于监控RTL节点的工具 x
1.2.1. 资源使用 1.2.2. 管脚使用 1.2.3. 可用性增强
1.2.1. 资源使用 x
1.2.1.1. 开销逻辑(Overhead Logic) 1.2.1.2. 资源评估
1.2.2. 管脚使用 x
1.2.2.1. For Signal Tap Logic Analyzer 1.2.2.2. For Signal Probe 1.2.2.3. For Logic Analyzer Interface
1.2.3. 可用性增强 x
1.2.3.1. 增量式编译 1.2.3.2. 增量式布线 1.2.3.3. 通过脚本实现自动化 1.2.3.4. 远程调试
1.3. 激励使能工具(Stimulus-Capable Tools) x
1.3.1. In-System Sources and Probes 1.3.2. In-System Memory Content Editor 1.3.3. 系统控制台(System Console)
1.3.1. In-System Sources and Probes x
1.3.1.1. 按钮功能
1.3.2. In-System Memory Content Editor x
1.3.2.1. 生成测试向量
1.3.3. 系统控制台(System Console) x
1.3.3.1. 测试信号完整性 1.3.3.2. 电路板启动和验证(Board Bring-Up and Verification) 1.3.3.3. 使用Transceiver Toolkit测试链路信号完整性
2. 使用System Console分析和调试设计 x
2.1. System Console简介 2.2. System Console调试流程 2.3. 与System Console交互的IP内核 2.4. 启动System Console 2.5. System Console GUI 2.6. System Console命令 2.7. 在命令行模式下运行System Console 2.8. System Console服务 2.9. 使用工具包 2.10. ADC Toolkit 2.11. System Console示例和教程 2.12. 板载 Intel® FPGA Download Cable II支持 2.13. 系统验证流程中的MATLAB*和Simulink* 2.14. 不推荐使用的命令 2.15. 使用System Console分析和调试设计修订历史
2.3. 与System Console交互的IP内核 x
2.3.1. 通过调试代理程序提供的服务
2.4. 启动System Console x
2.4.1. 从 Nios® II Command Shell启动System Console 2.4.2. 启动独立的System Console 2.4.3. 从Platform Designer (Standard)启动System Console 2.4.4. 从 Intel® Quartus® Prime启动System Console 2.4.5. 自定义启动
2.5. System Console GUI x
2.5.1. System Explorer窗格
2.8. System Console服务 x
2.8.1. 查找可用服务 2.8.2. 打开和关闭服务 2.8.3. SLD Service 2.8.4. In-System Sources and Probes服务 2.8.5. 监控服务(Monitor Service) 2.8.6. 器件服务(Device Service) 2.8.7. 设计服务 2.8.8. 字节流服务(Bytestream Service) 2.8.9. JTAG Debug服务
2.8.3. SLD Service x
2.8.3.1. SLD命令
2.8.4. In-System Sources and Probes服务 x
2.8.4.1. In-System Sources and Probes命令
2.8.5. 监控服务(Monitor Service) x
2.8.5.1. Monitor命令
2.8.6. 器件服务(Device Service) x
2.8.6.1. 器件命令
2.8.7. 设计服务 x
2.8.7.1. 设计服务命令
2.8.8. 字节流服务(Bytestream Service) x
2.8.8.1. 字节流命令(Bytestream Commands)
2.8.9. JTAG Debug服务 x
2.8.9.1. JTAG Debug命令
2.9. 使用工具包 x
2.9.1. 将Dashboard脚本转换成Toolkit API 2.9.2. 创建一个工具包描述文件 2.9.3. 注册一个工具包 2.9.4. 启动一个工具包 2.9.5. 将工具包与IP内核匹配 2.9.6. Toolkit API
2.9.6. Toolkit API x
2.9.6.1. 自定义Toolkit API小部件 2.9.6.2. Toolkit API脚本实例 2.9.6.3. Toolkit API GUI实例 2.9.6.4. Toolkit API命令 2.9.6.5. Toolkit API属性
2.9.6.3. Toolkit API GUI实例 x
2.9.6.3.1. Toolkit API GUI Example .tcl文件
2.9.6.4. Toolkit API命令 x
2.9.6.4.1. toolkit_register 2.9.6.4.2. toolkit_open 2.9.6.4.3. get_quartus_ini 2.9.6.4.4. toolkit_get_context 2.9.6.4.5. toolkit_get_types 2.9.6.4.6. toolkit_get_properties 2.9.6.4.7. toolkit_add 2.9.6.4.8. toolkit_get_property 2.9.6.4.9. toolkit_set_property 2.9.6.4.10. toolkit_remove 2.9.6.4.11. toolkit_get_widget_dimensions
2.9.6.5. Toolkit API属性 x
2.9.6.5.1. 小部件类型和属性 2.9.6.5.2. barChart属性 2.9.6.5.3. 按钮属性 2.9.6.5.4. checkBox属性 2.9.6.5.5. comboBox属性 2.9.6.5.6. 表盘属性(dial Properties) 2.9.6.5.7. fileChooserButton属性 2.9.6.5.8. group属性 2.9.6.5.9. label属性 2.9.6.5.10. led属性 2.9.6.5.11. lineChart属性 2.9.6.5.12. list属性 2.9.6.5.13. pieChart属性 2.9.6.5.14. table属性 2.9.6.5.15. text属性 2.9.6.5.16. textField Properties 2.9.6.5.17. timeChart Properties 2.9.6.5.18. xyChart属性
2.10. ADC Toolkit x
2.10.1. ADC Toolkit术语 2.10.2. 设置参考信号的频率 2.10.3. 调整信号生成器 2.10.4. 运行信号质量测试 2.10.5. 运行线性测试 2.10.6. ADC工具包数据视图
2.11. System Console示例和教程 x
2.11.1. Nios® II处理器示例
2.11.1. Nios® II处理器示例 x
2.11.1.1. 处理器命令
2.13. 系统验证流程中的MATLAB*和Simulink* x
2.13.1. 支持的MATLAB* API命令 2.13.2. 高级流程(High Level Flow)
3. 调试收发器链路 x
3.1. Channel Manager 3.2. 收发器调试流程演练 3.3. 修改设计以使能收发器调试 3.4. 将设计编程到Intel FPGA中 3.5. 将设计加载到Transceiver Toolkit中 3.6. 链接硬件资源 3.7. 识别收发器通道 3.8. 创建收发器链路 3.9. 运行链路测试 3.10. 控制PMA模拟设置 3.11. 用户界面设置参考 3.12. 解决常见错误 3.13. 脚本编写API参考 3.14. 调试收发器链路修订历史
3.1. Channel Manager x
3.1.1. 通道显示模式
3.3. 修改设计以使能收发器调试 x
3.3.1. 修改Intel FPGA设计示例 3.3.2. Stratix® V调试系统配置 3.3.3. 例化和参数化 Intel® Arria® 10调试IP内核
3.3.1. 修改Intel FPGA设计示例 x
3.3.1.1. 修改 Stratix® V设计示例
3.3.1.1. 修改 Stratix® V设计示例 x
3.3.1.1.1. 从内部PLL生成reconfig_clk
3.3.2. Stratix® V调试系统配置 x
3.3.2.1. 误码率测试配置( Stratix® V) 3.3.2.2. PRBS信号眼图测试配置( Stratix® V) 3.3.2.3. 定制流量眼图测试配置( Stratix® V) 3.3.2.4. 链路优化测试配置( Stratix® V) 3.3.2.5. PMA模拟设置控制重配置( Stratix® V)
3.3.3. 例化和参数化 Intel® Arria® 10调试IP内核 x
3.3.3.1. 收发器IP内核的调试设置
3.6. 链接硬件资源 x
3.6.1. 将一个设计链接到一个器件 3.6.2. 将两个设计链接到两个器件 3.6.3. 将一个设计链接到两个器件 3.6.4. 链接设计和不同电路板上的器件 3.6.5. 验证硬件连接
3.7. 识别收发器通道 x
3.7.1. 控制收发器通道
3.9. 运行链路测试 x
3.9.1. 运行BER测试 3.9.2. 信号眼裕量测试(Signal Eye Margin Testing ( Stratix® V only)) 3.9.3. 运行自定义流量测试(仅 Stratix® V) 3.9.4. 链路优化测试
3.9.2. 信号眼裕量测试(Signal Eye Margin Testing ( Stratix® V only)) x
3.9.2.1. 运行PRBS信号眼测试(仅 Stratix® V)
3.9.4. 链路优化测试 x
3.9.4.1. 运行自动扫描测试(Auto Sweep Test) 3.9.4.2. 确定最佳布线设置(Determining the Best Tap Settings)
3.10. 控制PMA模拟设置 x
3.10.1. Intel® Arria® 10和 Intel® Cyclone® 10 GX PMA设置
3.13. 脚本编写API参考 x
3.13.1. Transceiver Toolkit命令 3.13.2. Data Pattern Generator命令 3.13.3. Data Pattern Checker命令
4. 使用Signal Probe的快速设计调试 x
4.1. 使用Signal Probe的设计流程 4.2. 脚本支持 4.3. 使用Signal Probe的快速设计调试修订历史
4.1. 使用Signal Probe的设计流程 x
4.1.1. 执行一个完整的编译 4.1.2. 保留Signal Probe管脚 4.1.3. 分配Signal Probe源 4.1.4. 在流水线路径与Signal Probe管脚之间添加寄存器 4.1.5. 执行Signal Probe编译 4.1.6. 分析Signal Probe编译的结果 4.1.7. 一个Signal Probe编译所完成的操作 4.1.8. 了解Signal Probe编译的结果
4.1.8. 了解Signal Probe编译的结果 x
4.1.8.1. 分析Signal Probe布线失败原因
4.2. 脚本支持 x
4.2.1. 生成一个Signal Probe管脚 4.2.2. 删除一个Signal Probe管脚 4.2.3. 使能一个Signal Probe管脚 4.2.4. 禁用一个Signal Probe管脚 4.2.5. 执行一个Signal Probe编译 4.2.6. 保留Signal Probe管脚 4.2.7. 添加Signal Probe源 4.2.8. 分配I/O标准 4.2.9. 添加寄存器用于流水线(pipelining) 4.2.10. 完整编译后立即运行Signal Probe 4.2.11. 手动运行Signal Probe 4.2.12. 使能或禁用所有Signal Probe布线 4.2.13. 允许Signal Probe修改Fitting结果
4.2.5. 执行一个Signal Probe编译 x
4.2.5.1. 脚本示例
4.2.6. 保留Signal Probe管脚 x
4.2.6.1. 保留Signal Probe管脚时的常见问题
5. 使用Signal Tap逻辑分析仪进行设计调试 x
5.1. Signal Tap逻辑分析仪 5.2. Signal Tap Logic Analyzer任务流程概述 5.3. 配置Signal Tap Logic Analyzer 5.4. 定义触发器 5.5. 编译设计 5.6. 对目标器件或者器件编程 5.7. 运行Signal Tap Logic Analyzer 5.8. 查看，分析和使用采集的数据 5.9. 其他功能 5.10. 设计实例：使用Signal Tap Logic Analyzers 5.11. 自定义触发流程应用示例 5.12. Signal Tap脚本支持 5.13. 使用Signal Tap Logic Analyzer进行设计调试修订历史
5.1. Signal Tap逻辑分析仪 x
5.1.1. 硬件和软件要求 5.1.2. Signal Tap Logic Analyzer特性和优点 5.1.3. 向后兼容 Intel® Quartus® Prime软件的先前版本
5.1.1. 硬件和软件要求 x
5.1.1.1. 打开独立的Signal Tap Logic Analyzer GUI
5.2. Signal Tap Logic Analyzer任务流程概述 x
5.2.1. 将Signal Tap Logic Analyzer添加到您的设计中 5.2.2. 配置Signal Tap Logic Analyzer 5.2.3. 定义触发条件 5.2.4. 编译设计 5.2.5. 对目标器件或者器件编程 5.2.6. 运行Signal Tap Logic Analyzer 5.2.7. 查看，分析和使用采集的数据
5.3. 配置Signal Tap Logic Analyzer x
5.3.1. 分配一个采集时钟(Acquisition Clock) 5.3.2. 将信号添加到Signal Tap文件中 5.3.3. 使用插件添加信号 5.3.4. 添加有限状态机状态编码寄存器(Adding Finite State Machine State Encoding Registers) 5.3.5. 指定样本深度 5.3.6. 采集数据到一个特定的RAM类型 5.3.7. 选择缓存采集模式 5.3.8. 指定流水线设置(Specifying Pipeline Settings) 5.3.9. 过滤相关样本 5.3.10. 管理多个Signal Tap文件和配置
5.3.2. 将信号添加到Signal Tap文件中 x
5.3.2.1. 预综合信号(Pre-Synthesis Signals) 5.3.2.2. 后拟合信号(Post-Fit Signals) 5.3.2.3. 信号保留(Signal Preservation) 5.3.2.4. 节点列表信号使用选项 5.3.2.5. 不可用于Signal Tap调试的信号
5.3.2.2. 后拟合信号(Post-Fit Signals) x
5.3.2.2.1. 使用Technology Map Viewer分配数据信号
5.3.2.4. 节点列表信号使用选项 x
5.3.2.4.1. 禁用和使能一个Signal Tap实例
5.3.4. 添加有限状态机状态编码寄存器(Adding Finite State Machine State Encoding Registers) x
5.3.4.1. 修改和还原状态机的助记符表 5.3.4.2. Signal Tap中的状态机的其他考量
5.3.7. 选择缓存采集模式 x
5.3.7.1. 非分段缓存 5.3.7.2. 分段缓存
5.3.8. 指定流水线设置(Specifying Pipeline Settings) x
5.3.8.1. 从Platform Designer (Standard)指定流水线设置(Pipeline Settings)
5.3.9. 过滤相关样本 x
5.3.9.1. 输入端口模式 5.3.9.2. Transitional模式 5.3.9.3. Conditional模式 5.3.9.4. Start/Stop模式 5.3.9.5. 基于状态(State-Based) 5.3.9.6. 显示数据不连续性 5.3.9.7. 禁用存储限定符
5.3.10. 管理多个Signal Tap文件和配置 x
5.3.10.1. Data Log窗格 5.3.10.2. SOF Manager
5.4. 定义触发器 x
5.4.1. 基本触发条件 5.4.2. Comparison触发条件 5.4.3. 高级触发条件 5.4.4. Custom Trigger HDL对象 5.4.5. 触发条件流程控制 5.4.6. 指定触发位置 5.4.7. 上电触发器 5.4.8. 外部触发器(External Triggers)
5.4.1. 基本触发条件 x
5.4.1.1. 使用Basic OR触发条件和嵌套组
5.4.2. Comparison触发条件 x
5.4.2.1. 指定Comparison触发条件
5.4.3. 高级触发条件 x
5.4.3.1. 高级触发表达式的示例
5.4.4. Custom Trigger HDL对象 x
5.4.4.1. 使用Custom Trigger HDL对象 5.4.4.2. Custom Trigger HDL模块所需输入和输出 5.4.4.3. Custom Trigger HDL模块属性
5.4.5. 触发条件流程控制 x
5.4.5.1. 顺序触发(Sequential Triggering) 5.4.5.2. 基于状态的触发 5.4.5.3. Signal Tap Trigger Flow Description Language 5.4.5.4. 基于状态的存储限定符功能
5.4.5.1. 顺序触发(Sequential Triggering) x
5.4.5.1.1. 配置顺序触发流程 5.4.5.1.2. 达到条件后跳过时钟周期的触发 5.4.5.1.3. Post-Fill Count值小于m的存储限定(Storage Qualification)
5.4.5.2. 基于状态的触发 x
5.4.5.2.1. State-Based Triggering Flow选项卡 5.4.5.2.2. 触发锁定模式(Trigger Lock Mode)
5.4.5.3. Signal Tap Trigger Flow Description Language x
5.4.5.3.1. <state_label> 5.4.5.3.2. <boolean_expression> 5.4.5.3.3. <action_list>
5.4.5.4. 基于状态的存储限定符功能 x
5.4.5.4.1. 基于状态的触发流程的存储限定功能
5.4.6. 指定触发位置 x
5.4.6.1. 填充后计数(Post-fill Count)
5.4.7. 上电触发器 x
5.4.7.1. 使能Power-Up Trigger 5.4.7.2. 配置Power-Up Trigger条件 5.4.7.3. 使用Run-Time和Power-Up Trigger条件管理Signal Tap实例
5.4.8. 外部触发器(External Triggers) x
5.4.8.1. 使用一个分析器的Trigger Out 作为另一个分析器的Trigger In
5.5. 编译设计 x
5.5.1. 使用 Intel® Quartus® Prime增量编译的更快速编译 5.5.2. 防止需要重新编译的更改 5.5.3. 验证是否需要重新编译工程 5.5.4. 通过快速重新编译进行增量式布线(Incremental Route with Rapid Recompile) 5.5.5. 使用Signal Tap Logic Analyzer的时序保留 5.5.6. 性能和资源考量
5.5.1. 使用 Intel® Quartus® Prime增量编译的更快速编译 x
5.5.1.1. 对您的设计使能增量编译 5.5.1.2. 使用Signal Tap Logic Analyzer的增量编译
5.5.4. 通过快速重新编译进行增量式布线(Incremental Route with Rapid Recompile) x
5.5.4.1. 使用Incremental Route流程 5.5.4.2. 实现最大加速的技巧
5.5.6. 性能和资源考量 x
5.5.6.1. 关键路径中的Signal Tap逻辑 5.5.6.2. 使用关键资源的Signal Tap逻辑
5.6. 对目标器件或者器件编程 x
5.6.1. 确保.stp与.sof文件之间的设置兼容性
5.7. 运行Signal Tap Logic Analyzer x
5.7.1. 运行时可重配置选项 5.7.2. Signal Tap状态消息
5.8. 查看，分析和使用采集的数据 x
5.8.1. 使用分段缓存采集数据 5.8.2. 不同采集模式之间的预填充写入行为的差异 5.8.3. 为比特码型创建助记符(Creating Mnemonics for Bit Patterns) 5.8.4. 使用插件的自动助记符 5.8.5. 在设计中定位一个节点 5.8.6. 保存采集的数据 5.8.7. 将采集的数据导出为其他文件格式 5.8.8. 创建一个Signal Tap列表文件
5.8.2. 不同采集模式之间的预填充写入行为的差异 x
5.8.2.1. 示例
5.9. 其他功能 x
5.9.1. 从设计实例创建Signal Tap文件 5.9.2. 使用Signal Tap MATLAB* MEX函数采集数据 5.9.3. 在实验室环境中使用Signal Tap 5.9.4. 使用Signal Tap Logic Analyzer进行远程调试 5.9.5. 在具备配置比特流安全性的器件中使用Signal Tap Logic Analyzer 5.9.6. 监控Signal Tap Logic Analyzer使用的FPGA资源
5.9.1. 从设计实例创建Signal Tap文件 x
5.9.1.1. 从一个设计实例创建一个.stp文件
5.9.4. 使用Signal Tap Logic Analyzer进行远程调试 x
5.9.4.1. 使用本地PC和SoC进行调试 5.9.4.2. 使用本地PC和远程PC进行调试
5.9.4.2. 使用本地PC和远程PC进行调试 x
5.9.4.2.1. 设备设置
5.11. 自定义触发流程应用示例 x
5.11.1. 设计示例1：指定一个自定义触发位置 5.11.2. 设计示例2：当在triggercond2和triggercond3之间triggercond1出现十次时触发
5.12. Signal Tap脚本支持 x
5.12.1. Signal Tap命令行选项 5.12.2. 从命令行采集数据
6. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers) x
6.1. 关于 Intel® Quartus® Prime Logic Analyzer Interface 6.2. 选择一个逻辑分析器 6.3. 使用LAI的流程 6.4. 在运行期间控制活动bank 6.5. 使用LAI及增量编译 6.6. LAI核心参数 6.7. 使用外部逻辑分析器进行在系统调试修订历史(In-System Debugging Using External Logic Analyzers Revision History)
6.2. 选择一个逻辑分析器 x
6.2.1. 所需组件
6.3. 使用LAI的流程 x
6.3.1. 定义Logic Analyzer Interface的参数 6.3.2. 将LAI文件管脚映射到可用的I/O管脚 6.3.3. 将内部信号映射到LAI bank 6.3.4. 编译 Intel® Quartus® Prime工程 6.3.5. 使用LAI对Intel支持的器件进行编程
6.4. 在运行期间控制活动bank x
6.4.1. 获取Logic Analyzer上的数据
7. 存储器和常量的在系统修改(In-System Modification of Memory and Constants) x
7.1. 设置在系统可修改的存储器和常量 7.2. 运行In-System Memory Content Editor 7.3. 存储器和常量的在系统修改修订历史
7.2. 运行In-System Memory Content Editor x
7.2.1. Instance Manager 7.2.2. 对Hex Editor窗格中显示的数据进行编译 7.2.3. 导入和导出存储器文件 7.2.4. 脚本支持 7.2.5. 使用In-System Memory Content Editor对器件进行编程 7.2.6. 示例：使用In-System Memory Content Editor和Signal Tap Logic Analyzer
8. 使用In-System Sources and Probes进行设计调试 x
8.1. 硬件和软件要求 8.2. 使用In-System Sources and Probes Editor的设计流程 8.3. 编译设计 8.4. 运行In-System Sources and Probes IP Core 8.5. In-System Sources and Probes Editor的Tcl界面 8.6. 设计示例：动态PLL重配置 8.7. 使用In-System Sources and Probes进行设计调试修订历史
8.2. 使用In-System Sources and Probes Editor的设计流程 x
8.2.1. 例化In-System Sources and Probes IP Core 8.2.2. In-System Sources and Probes IP Core参数
8.4. 运行In-System Sources and Probes IP Core x
8.4.1. In-System Sources and Probes Editor GUI 8.4.2. 使用JTAG链配置对器件编程 8.4.3. Instance Manager 8.4.4. In-System Sources and Probes Editor窗格
8.4.4. In-System Sources and Probes Editor窗格 x
8.4.4.1. 读取探针数据(Reading Probe Data) 8.4.4.2. 写数据(Writing Data) 8.4.4.3. 组织数据(Organizing Data)
1. 系统调试工具概述
2. 使用System Console分析和调试设计
3. 调试收发器链路
4. 使用Signal Probe的快速设计调试
5. 使用Signal Tap逻辑分析仪进行设计调试
6. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
7. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
8. 使用In-System Sources and Probes进行设计调试
A. Intel® Quartus® Prime Standard Edition用户指南

3.11. 用户界面设置参考

Transceiver Toolkit用户界面包含以下设置：

表 41.  Transceiver Toolkit控制窗格设置Settings in alphabetical order. All the settings appear in the Transceiver Link control pane.
设置 描述 器件系列 控制窗格
Alias 您选择的通道名称。 所有支持的器件系列

发送器窗格

接收器窗格
Auto Sweep status 报告当前和最佳测试的比特，错误，误码率以及当前Auto Sweep测试的实例数量(case count)。 所有支持的器件系列 接收器窗格
Bit error rate (BER) 错误数除以自上次检查器复位后的已测试比特数。 所有支持的器件系列 接收器窗格
Channel address 收发器通道的逻辑地址编号。 所有支持的器件系列

发送器窗格

接收器窗格
Data rate

在工程文件中显示的通道的数据速率，或者频率检测器测量的数据速率。

要使用频率检测器，需要在Data Pattern Checker IP core或者Data Pattern Generator IP core中开启Enable Frequency Counter，重新生成IP内核，然后重新编译设计。

测得的数据速率取决于工程文件中显示的 Avalon® 管理时钟频率。

如果对设置进行更改，并且想对数据速率进行再次采样，那么单击Data rate旁边的 Refresh按钮。

所有支持的器件系列

发送器窗格

接收器窗格
DC gain 对整个频谱中的输入信号提供均等提升。 所有支持的器件系列 接收器窗格
DFE mode

用于改进信号质量的决策反馈均衡(DFE)。

器件 值
Stratix® V 1-5
Intel® Arria® 10 1-11

在 Stratix® V器件中，DFE模式为Off，Manual， One-time adaptive mode和Adaptation Enabled。Adaptation Enabled模式的DFE会自动尝试查找最佳布线值(best tap value)。

在 Intel® Arria® 10器件中，DFE模式为Off，Manual和 Adaptation Enabled。Adaptation Enabled模式的DFE会自动尝试查找最佳布线值(best tap value)。

Stratix® V

Intel® Arria® 10 		接收器窗格
Enable word aligner 强制收发器通道与指定的字对齐。 Stratix® V 接收器窗格
Equalization control

增强输入信号的高频增益，以补偿物理介质的低通滤波器效应。此选项与DFE一起使用时，要在 Manual或者Adaptation Enabled模式下使用DFE。

在 Stratix® V器件中，自动扫描(auto sweep)支持AEQ一次性适配(one-time adaptation)。

所有支持的器件系列 接收器窗格
Equalization mode

对于 Intel® Arria® 10器件，Equalization Mode可设置成Manual或者Triggered。

在 Stratix® V 器件中，Adaptive equalization (AEQ)自动评估并选择均衡器设置的最佳组合，并关闭Equalization Control。一次性选择会确定最佳设置并停止搜索。您可以将AEQ用于多个独立控制的接收器通道。

所有支持的器件系列 接收器窗格
Error rate limit

开启或关闭错误率限制(error rate limit)。Start checking after指定工具包在查看接下来两个检查的误码率(BER)之前等待的比特数。

Bit error rate achieves below设置误码率上限。如果错误率好于设置的错误率，那么测试结束。

Bit error rate exceeds设置误码率下限。如果错误率坏于设置的错误率，那么测试结束。

所有支持的器件系列 接收器窗格
Generator/Checker mode

指定Data pattern checker或者Serial bit comparator用于BER测试。

如果使能Serial bit comparator，那么Data Pattern Generator发送PRBS码型， serial bit comparator会检查此码型。

在Bypass mode中，点击Start开始Serial bit comparator上计数。

对于BER测试：

  • Intel® Arria® 10器件支持Data Pattern Checker和Hard PRBS。
  • Stratix® V器件支持Data Pattern Checker和Serial Bit Checker。
所有支持的器件系列

发送器窗格

接收器窗格
Horizontal phase step interval 指定执行扫描时要递增的水平步数(number of horizontal steps)。增大该值可提高测试速度，但分辨率较低。此选项仅适用于眼轮廓。 Stratix® V

发送器窗格

接收器窗格
Increase test range

对于所选的一组控制，减少一个单位来增加测试范围(最小)，增加一个单位来增加测试范围(最大)。您可以跨越PMA Analog控制(非DFE控制)或DFE控制。您可以快速设置一个测试以检查是否有任何接近您当前最佳设置的PMA设置组合能产生更好的结果。

右键点击Advanced面板使用此选项

所有支持的器件系列 接收器窗格
Inject Error 将一个比特翻转到data pattern generator的输出以引入一个人为错误。 Stratix® V 发送器窗格
Maximum tested bits 设置每个测试迭代的最大测试比特数。 所有支持的器件系列 接收器窗格
Number of bits tested 指定自上次检查器复位后的测试的比特数。 所有支持的器件系列 接收器窗格
Number of error bits 指定自上次检查器复位后出现的错误比特数。 所有支持的器件系列 接收器窗格
Number of preamble beats 在测试码型开始之前，前导字发送到的时钟周期数。 Stratix® V 发送器窗格
PLL refclk freq 出现在工程文件中的通道参考时钟频率，或者从测得的数据速率计算出的参考时钟频率。 所有支持的器件系列

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Populate with 右键点击Advanced面板，加载器件的当前值作为起点，或者初步加载auto sweep确定的最佳设置。 Intel® Quartus® Prime软件自动应用在下拉列表中指定的Transmitter settings和Receiver settings值。 所有支持的器件系列 接收器窗格
Preamble word 使用前同步码模式(preamble mode)时要发出的字(仅在使用soft PRBS Data Pattern Generator和Checker时)。 所有支持的器件系列 发送器窗格
Pre-emphasis

该可编程模块可增强每个发送缓冲信号发送数据中的高频。此行为抵消了传输介质中可能的衰减。

(仅适用于 Stratix® V)使用预加重(pre-emphasis)可以最大化远端接收器的数据眼开。

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Receiver channel 指定所选接收器通道的名称。 所有支持的器件系列 接收器窗格
Refresh Button 加载.pof文件后，运行动态重配置后从寄存器加载新设置。 所有支持的器件系列

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Reset 复位当前测试。 所有支持的器件系列 接收器窗格
Rules Based Configuration (RBC) validity checking

根据以前的设置，以红色显示Transmitter settings和Receiver settings下每个列表的设置的无效组合。

使能此选项时，红色显示的设置表示当前组合无效。此操作避免了手动测试无法针对设计进行编译的无效设置，并避免了将器件长时间设置为无效模式并可能损坏电路。

所有支持的器件系列

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Run length 设置测试运行的覆盖率(coverage)参数。 所有支持的器件系列

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RX CDR PLL status5 在lock-to-reference (LTR)模式下显示接收器。在auto-mode下，如果数据不能被锁定，那么此信号在LTD模式下切换(如果CDR锁定到数据)。 所有支持的器件系列 接收器窗格
RX CDR data status 在lock-to-data (LTD)模式下显示接收器。在auto-mode下，如果数据不能被锁定，那么此信号锁定到数据时保持在高电平，并且不会切换。 所有支持的器件系列 接收器窗格
Serial loopback enabled 在缓冲器之前插入一个串行环回，使您能够在器件的同一物理通道上的发送器和接收器对上形成一条链路。 所有支持的器件系列

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Start 启动通道上的pattern generator或者checker以验证输入数据。 所有支持的器件系列

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Stop 停止生成码型和测试通道。 所有支持的器件系列

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Target bit error rate 查找所选误码率的轮廓边缘。此选项仅适用于眼轮廓模式。 Stratix® V

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Test pattern 发送器通道发送的测试码型。

Data Pattern Checker自对齐高频码型和低频码型。使用Bypass mode来发送用户设计数据。

器件系列 可用的测试码型
Stratix® V PRBS7，PRBS15，PRBS23，PRBS31，LowFrequency，HighFrequency和Bypass mode。
Intel® Arria® 10 PRBS9，PRBS15，PRBS23和PRBS31。
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Time limit 指定时间限制单位和值，使每次测试迭代都有最大边界时间限制。 所有支持的器件系列 接收器窗格
Transmitter channel 指定所选发送器通道的名称。 所有支持的器件系列 发送器窗格
TX/CMU PLL status 指定发送器通道PLL是否锁定到参考时钟。 所有支持的器件系列 发送器窗格
Use preamble upon start 如果打开，则在测试码型之前发送前导字。如果关闭，则立即开始发送测试码型。 所有支持的器件系列 发送器窗格
Vertical phase step interval 指定执行扫描时要递增的垂直步数(number of vertical steps)。增大该值可提高测试速度，但分辨率较低。此选项仅适用于眼轮廓。 Stratix® V

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VOD control 可编程发送器差分输出电压。 所有支持的器件系列 发送器窗格
相关信息
5 对于 Stratix® V器件，Phase Frequency Detector (PFD)在LTD模式下是非活动的(inactive)。rx_is_lockedtoref状态信号随机开启和关闭，在LTD模式下是不重要的。
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