Intel® Quartus® Prime Pro Edition用户指南: 调试工具

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ID 683819
日期 9/30/2019
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1. 系统调试工具概述 2. 使用Signal Tap逻辑分析仪进行设计调试 3. Quick Design Verification with Signal Probe 4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers) 5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants) 6. 使用In-System Sources and Probes进行设计调试 7. 使用System Console分析和调试设计 8. 调试收发器链路 9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档 A. Intel® Quartus® Prime Pro Edition用户指南
1. 系统调试工具概述 x
1.1. 系统调试工具组合 1.2. 用于监控RTL节点的工具 1.3. 激励使能工具(Stimulus-Capable Tools) 1.4. Virtual JTAG Interface Intel® FPGA IP 1.5. 系统级调试架构 1.6. SLD JTAG Bridge 1.7. 部分重配置设计调试 1.8. 系统调试工具概述修订历史
1.1. 系统调试工具组合 x
1.1.1. 系统调试工具比较 1.1.2. 对常用调试要求所建议的工具 1.1.3. 调试生态系统
1.2. 用于监控RTL节点的工具 x
1.2.1. 资源使用 1.2.2. 管脚使用 1.2.3. 可用性增强
1.2.1. 资源使用 x
1.2.1.1. 开销逻辑(Overhead Logic) 1.2.1.2. 资源评估
1.2.2. 管脚使用 x
1.2.2.1. Signal Tap逻辑分析仪(For Signal Tap Logic Analyzer) 1.2.2.2. For Signal Probe 1.2.2.3. 逻辑分析仪接口(For Logic Analyzer Interface)
1.2.3. 可用性增强 x
1.2.3.1. 增量式布线(Incremental Routing) 1.2.3.2. 通过脚本实现自动化 1.2.3.3. 远程调试
1.3. 激励使能工具(Stimulus-Capable Tools) x
1.3.1. In-System Sources and Probes 1.3.2. In-System Memory Content Editor 1.3.3. 系统控制台(System Console)
1.3.1. In-System Sources and Probes x
1.3.1.1. 按钮功能
1.3.2. In-System Memory Content Editor x
1.3.2.1. 生成测试向量
1.3.3. 系统控制台(System Console) x
1.3.3.1. 测试信号完整性 1.3.3.2. 电路板启动和验证(Board Bring-Up and Verification) 1.3.3.3. 使用Transceiver Toolkit测试链路信号完整性
1.6. SLD JTAG Bridge x
1.6.1. SLD JTAG Bridge Index 1.6.2. 例化SLD JTAG Bridge Agent 1.6.3. 例化SLD JTAG Bridge Host
1.7. 部分重配置设计调试 x
1.7.1. 调试部分重配置设计的架构
1.7.1. 调试部分重配置设计的架构 x
1.7.1.1. PR调试基础结构的生成
2. 使用Signal Tap逻辑分析仪进行设计调试 x
2.1. Signal Tap逻辑分析仪 2.2. Signal Tap Logic Analyzer任务流程概述 2.3. 配置Signal Tap Logic Analyzer 2.4. 定义触发器 2.5. 编译设计 2.6. 对目标器件或者器件编程 2.7. 运行Signal Tap Logic Analyzer 2.8. 查看，分析和使用采集的数据 2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计 2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计 2.11. 其他功能 2.12. 设计实例：使用Signal Tap Logic Analyzers 2.13. 自定义触发流程应用示例 2.14. Signal Tap脚本支持 2.15. 使用Signal Tap Logic Analyzer进行设计调试修订历史
2.1. Signal Tap逻辑分析仪 x
2.1.1. 硬件和软件要求 2.1.2. Signal Tap Logic Analyzer特性和优点 2.1.3. 向后兼容 Intel® Quartus® Prime软件的先前版本
2.1.1. 硬件和软件要求 x
2.1.1.1. 打开独立的Signal Tap Logic Analyzer GUI
2.2. Signal Tap Logic Analyzer任务流程概述 x
2.2.1. 将Signal Tap Logic Analyzer添加到您的设计中 2.2.2. 配置Signal Tap Logic Analyzer 2.2.3. 定义触发条件 2.2.4. 编译设计 2.2.5. 对目标器件或者器件编程 2.2.6. 运行Signal Tap Logic Analyzer 2.2.7. 查看，分析和使用采集的数据
2.3. 配置Signal Tap Logic Analyzer x
2.3.1. 分配一个采集时钟(Acquisition Clock) 2.3.2. 将信号添加到Signal Tap文件中 2.3.3. 使用插件添加信号 2.3.4. 指定样本深度 2.3.5. 采集数据到一个特定的RAM类型 2.3.6. 选择缓存采集模式 2.3.7. 指定流水线设置(Specifying Pipeline Settings) 2.3.8. 过滤相关样本 2.3.9. 管理多个Signal Tap文件和配置
2.3.2. 将信号添加到Signal Tap文件中 x
2.3.2.1. 预综合信号(Pre-Synthesis Signals) 2.3.2.2. 后拟合信号(Post-Fit Signals) 2.3.2.3. 信号保留(Signal Preservation) 2.3.2.4. 节点列表信号使用选项 2.3.2.5. 不可用于Signal Tap调试的信号
2.3.2.2. 后拟合信号(Post-Fit Signals) x
2.3.2.2.1. 使用Technology Map Viewer分配数据信号
2.3.2.4. 节点列表信号使用选项 x
2.3.2.4.1. 禁用和使能一个Signal Tap实例
2.3.6. 选择缓存采集模式 x
2.3.6.1. 非分段缓存 2.3.6.2. 分段缓存
2.3.7. 指定流水线设置(Specifying Pipeline Settings) x
2.3.7.1. 从Platform Designer指定流水线设置(Pipeline Settings)
2.3.8. 过滤相关样本 x
2.3.8.1. 输入端口模式(Input Port Mode) 2.3.8.2. 过度模式(Transitional Mode) 2.3.8.3. Conditional模式 2.3.8.4. Start/Stop模式 2.3.8.5. 基于状态(State-Based) 2.3.8.6. 显示数据不连续性 2.3.8.7. 禁用存储限定符
2.3.9. 管理多个Signal Tap文件和配置 x
2.3.9.1. Data Log窗格 2.3.9.2. SOF Manager
2.4. 定义触发器 x
2.4.1. 基本触发条件 2.4.2. Comparison触发条件 2.4.3. 高级触发条件 2.4.4. Custom Trigger HDL对象 2.4.5. 触发条件流程控制 2.4.6. 指定触发位置 2.4.7. 上电触发器 2.4.8. 外部触发器(External Triggers)
2.4.1. 基本触发条件 x
2.4.1.1. 使用Basic OR触发条件和嵌套组
2.4.2. Comparison触发条件 x
2.4.2.1. 指定Comparison触发条件
2.4.3. 高级触发条件 x
2.4.3.1. 高级触发表达式的示例
2.4.4. Custom Trigger HDL对象 x
2.4.4.1. 使用Custom Trigger HDL对象 2.4.4.2. Custom Trigger HDL模块所需输入和输出 2.4.4.3. Custom Trigger HDL模块属性
2.4.5. 触发条件流程控制 x
2.4.5.1. 顺序触发(Sequential Triggering) 2.4.5.2. 基于状态的触发(State-Based Triggering) 2.4.5.3. Signal Tap Trigger Flow Description Language 2.4.5.4. 基于状态的存储限定符功能
2.4.5.1. 顺序触发(Sequential Triggering) x
2.4.5.1.1. 配置顺序触发流程 2.4.5.1.2. 达到条件后跳过时钟周期的触发 2.4.5.1.3. Post-Fill Count值小于m的存储限定(Storage Qualification)
2.4.5.2. 基于状态的触发(State-Based Triggering) x
2.4.5.2.1. State-Based Triggering Flow选项卡 2.4.5.2.2. 触发锁定模式(Trigger Lock Mode)
2.4.5.3. Signal Tap Trigger Flow Description Language x
2.4.5.3.1. <state_label> 2.4.5.3.2. <boolean_expression> 2.4.5.3.3. <action_list>
2.4.5.4. 基于状态的存储限定符功能 x
2.4.5.4.1. 基于状态的触发流的存储限定功能
2.4.6. 指定触发位置 x
2.4.6.1. 填充后计数(Post-fill Count)
2.4.7. 上电触发器 x
2.4.7.1. 使能Power-Up Trigger 2.4.7.2. 配置Power-Up Trigger条件 2.4.7.3. 使用Run-Time和Power-Up Trigger条件管理Signal Tap实例
2.5. 编译设计 x
2.5.1. 防止需要重新编译的更改 2.5.2. 验证是否需要重新编译工程 2.5.3. 通过快速重新编译进行增量式布线(Incremental Route with Rapid Recompile) 2.5.4. 使用Signal Tap Logic Analyzer的时序保留 2.5.5. 性能和资源考量
2.5.3. 通过快速重新编译进行增量式布线(Incremental Route with Rapid Recompile) x
2.5.3.1. 使用Incremental Route流程 2.5.3.2. 实现最大加速的技巧
2.5.5. 性能和资源考量 x
2.5.5.1. 关键路径中的Signal Tap逻辑 2.5.5.2. 使用关键资源的Signal Tap逻辑
2.6. 对目标器件或者器件编程 x
2.6.1. 确保.stp与.sof文件之间的设置兼容性
2.7. 运行Signal Tap Logic Analyzer x
2.7.1. 运行时可重配置选项 2.7.2. Signal Tap状态消息
2.8. 查看，分析和使用采集的数据 x
2.8.1. 使用分段缓存采集数据 2.8.2. 不同采集模式之间的预填充写入行为的差异 2.8.3. 为比特码型创建助记符(Creating Mnemonics for Bit Patterns) 2.8.4. 使用插件的自动助记符 2.8.5. 在设计中定位一个节点 2.8.6. 保存采集的数据 2.8.7. 将采集的数据导出为其他文件格式 2.8.8. 创建一个Signal Tap列表文件
2.8.2. 不同采集模式之间的预填充写入行为的差异 x
2.8.2.1. 示例
2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计 x
2.9.1. 调试PR设计时的建议 2.9.2. 设置部分重配置设计以进行调试 2.9.3. 在PR设计中执行数据采集
2.9.2. 设置部分重配置设计以进行调试 x
2.9.2.1. 准备静态区域进行调试 2.9.2.2. 准备基本版本进行调试 2.9.2.3. 准备PR角色进行调试
2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计 x
2.10.1. 内核分区重用的Signal Tap 2.10.2. 包含根分区重用的 Signal Tap 2.10.3. 调试导入的快照(Debugging Imported Snapshot)
2.10.1. 内核分区重用的Signal Tap x
2.10.1.1. 分区边界端口 2.10.1.2. Signal Tap HDL实例
2.10.1.1. 分区边界端口 x
2.10.1.1.1. 包含分区边界端口的内核分区重用的开发人员流程 2.10.1.1.2. 包含分区边界端口的内核分区重用的用户流程
2.10.1.2. Signal Tap HDL实例 x
2.10.1.2.1. 包含Signal Tap HDL实例的内核分区重用的开发人员(Developer)流程 2.10.1.2.2. 包含Signal Tap HDL实例的内核分区重用的用户(Consumer)流程
2.10.2. 包含根分区重用的 Signal Tap x
2.10.2.1. 根分区重用的开发人员(Developer)流程 2.10.2.2. 根分区重用的用户(Consumer)流程
2.10.3. 调试导入的快照(Debugging Imported Snapshot) x
2.10.3.1. 通过Post-Fit节点调试Synthesis快照
2.11. 其他功能 x
2.11.1. 从设计实例创建Signal Tap文件 2.11.2. 使用Signal Tap MATLAB* MEX函数采集数据 2.11.3. 在实验室环境中使用Signal Tap 2.11.4. 使用Signal Tap Logic Analyzer进行远程调试 2.11.5. 在具备配置比特流安全性的器件中使用Signal Tap Logic Analyzer 2.11.6. 监控Signal Tap Logic Analyzer使用的FPGA资源
2.11.1. 从设计实例创建Signal Tap文件 x
2.11.1.1. 从一个设计实例创建一个.stp文件
2.11.4. 使用Signal Tap Logic Analyzer进行远程调试 x
2.11.4.1. 使用本地PC和SoC进行调试 2.11.4.2. 使用本地PC和远程PC进行调试
2.11.4.2. 使用本地PC和远程PC进行调试 x
2.11.4.2.1. 设备设置
2.13. 自定义触发流程应用示例 x
2.13.1. 设计示例1：指定一个自定义触发位置 2.13.2. 设计示例2：当在triggercond2和triggercond3之间triggercond1出现十次时触发
2.14. Signal Tap脚本支持 x
2.14.1. Signal Tap命令行选项 2.14.2. 从命令行采集数据
3. Quick Design Verification with Signal Probe x
3.1. 包含Signal Probe和Rapid Recompile的调试流程 3.2. 通过Signal Probe进行快速设计验证修订历史
3.1. 包含Signal Probe和Rapid Recompile的调试流程 x
3.1.1. 保留Signal Probe管脚 3.1.2. 编译设计 3.1.3. 将节点分配给Signal Probe管脚 3.1.4. 重新编译设计 3.1.5. 在Fitter报告中检查连接表
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers) x
4.1. 关于 Intel® Quartus® Prime Logic Analyzer Interface 4.2. 选择一个逻辑分析器 4.3. 使用LAI的流程 4.4. 在运行期间控制活动bank 4.5. LAI核心参数 4.6. 使用外部逻辑分析器进行在系统调试修订历史(In-System Debugging Using External Logic Analyzers Revision History)
4.2. 选择一个逻辑分析器 x
4.2.1. 所需组件
4.3. 使用LAI的流程 x
4.3.1. 定义Logic Analyzer Interface的参数 4.3.2. 将LAI文件管脚映射到可用的I/O管脚 4.3.3. 将内部信号映射到LAI bank 4.3.4. 编译 Intel® Quartus® Prime工程 4.3.5. 使用LAI对Intel支持的器件进行编程
4.4. 在运行期间控制活动bank x
4.4.1. 获取Logic Analyzer上的数据
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants) x
5.1. 支持ISMCE的IP内核 5.2. 使用In-System Memory Content Editor的调试流程 5.3. 在设计中使能实例的运行时修改 5.4. 使用In-System Memory Content Editor对器件进行编程 5.5. 将存储器实例加载到ISMCE中 5.6. 监控存储器中的位置 5.7. 使用Hex Editor窗格编辑存储器内容 5.8. 导入和导出存储器文件 5.9. 访问两个或更多器件 5.10. 脚本支持 5.11. 存储器和常量的在系统修改修订历史
5.10. 脚本支持 x
5.10.1. insystem_memory_edit Tcl程序包
5.10.1. insystem_memory_edit Tcl程序包 x
5.10.1.1. 获得关于insystem_memory_edit程序包的信息
6. 使用In-System Sources and Probes进行设计调试 x
6.1. 硬件和软件要求 6.2. 使用In-System Sources and Probes Editor的设计流程 6.3. 编译设计 6.4. 运行In-System Sources and Probes IP Core 6.5. In-System Sources and Probes Editor的Tcl界面 6.6. 设计示例：动态PLL重配置 6.7. 使用In-System Sources and Probes进行设计调试修订历史
6.2. 使用In-System Sources and Probes Editor的设计流程 x
6.2.1. 例化In-System Sources and Probes IP Core 6.2.2. In-System Sources and Probes IP Core参数
6.4. 运行In-System Sources and Probes IP Core x
6.4.1. In-System Sources and Probes Editor GUI 6.4.2. 使用JTAG链配置对器件编程 6.4.3. Instance Manager 6.4.4. In-System Sources and Probes Editor窗格
6.4.4. In-System Sources and Probes Editor窗格 x
6.4.4.1. 读取探针数据(Reading Probe Data) 6.4.4.2. 写数据(Writing Data) 6.4.4.3. 组织数据(Organizing Data)
7. 使用System Console分析和调试设计 x
7.1. System Console简介 7.2. System Console调试流程 7.3. 与System Console交互的IP内核 7.4. 启动System Console 7.5. System Console GUI 7.6. System Console命令 7.7. 在命令行模式下运行System Console 7.8. System Console服务 7.9. System Console示例和教程 7.10. 板载 Intel® FPGA Download Cable II支持 7.11. 系统验证流程中的MATLAB*和Simulink* 7.12. 不推荐使用的命令 7.13. 使用System Console分析和调试设计修订历史
7.3. 与System Console交互的IP内核 x
7.3.1. 通过调试代理程序提供的服务
7.4. 启动System Console x
7.4.1. 从 Nios® II Command Shell启动System Console 7.4.2. 启动独立的System Console 7.4.3. 从Platform Designer启动System Console 7.4.4. 从 Intel® Quartus® Prime启动System Console 7.4.5. 自定义启动
7.5. System Console GUI x
7.5.1. System Console Default Panes 7.5.2. System Console视窗
7.5.1. System Console Default Panes x
7.5.1.1. Toolkit Explorer窗格 7.5.1.2. System Explorer窗格
7.5.1.1. Toolkit Explorer窗格 x
7.5.1.1.1. 筛选和搜索交互式实例 7.5.1.1.2. 从Toolkit Explorer创建集合
7.5.2. System Console视窗 x
7.5.2.1. Main View 7.5.2.2. Autosweep View 7.5.2.3. Dashboard View 7.5.2.4. Eye View
7.5.2.1. Main View x
7.5.2.1.1. Link Pair View
7.8. System Console服务 x
7.8.1. 查找可用服务 7.8.2. 打开和关闭服务 7.8.3. SLD Service 7.8.4. In-System Sources and Probes服务 7.8.5. 监控服务(Monitor Service) 7.8.6. 器件服务(Device Service) 7.8.7. 设计服务 7.8.8. 字节流服务(Bytestream Service) 7.8.9. JTAG Debug服务
7.8.3. SLD Service x
7.8.3.1. SLD命令
7.8.4. In-System Sources and Probes服务 x
7.8.4.1. In-System Sources and Probes命令
7.8.5. 监控服务(Monitor Service) x
7.8.5.1. Monitor命令
7.8.6. 器件服务(Device Service) x
7.8.6.1. 器件命令
7.8.7. 设计服务 x
7.8.7.1. 设计服务命令
7.8.8. 字节流服务(Bytestream Service) x
7.8.8.1. 字节流命令(Bytestream Commands)
7.8.9. JTAG Debug服务 x
7.8.9.1. JTAG Debug命令
7.9. System Console示例和教程 x
7.9.1. Nios® II处理器示例
7.9.1. Nios® II处理器示例 x
7.9.1.1. 处理器命令
7.11. 系统验证流程中的MATLAB*和Simulink* x
7.11.1. 支持的MATLAB* API命令 7.11.2. 高级流程(High Level Flow)
8. 调试收发器链路 x
8.1. Device Support 8.2. Channel Manager 8.3. 收发器调试流程演练 8.4. 修改设计以使能收发器调试 8.5. 将设计编程到Intel FPGA中 8.6. 将设计加载到Transceiver Toolkit中 8.7. 链接硬件资源 8.8. 识别收发器通道 8.9. 创建收发器链路 8.10. 运行链路测试 8.11. 控制PMA模拟设置 8.12. 用户界面设置参考 8.13. 解决常见错误 8.14. 脚本编写API参考 8.15. 调试收发器链路修订历史
8.2. Channel Manager x
8.2.1. 通道显示模式
8.4. 修改设计以使能收发器调试 x
8.4.1. 收发器IP内核的调试参数
8.4.1. 收发器IP内核的调试参数 x
8.4.1.1. Parameter Editor中的 Intel® Arria® 10和 Intel® Cyclone® 10 GX 收发器IP的调试参数 8.4.1.2. Parameter Editor中的 Intel® Stratix® 10 L- and H-Tile收发器IP的调试参数 8.4.1.3. Parameter Editor中的 Intel® Stratix® 10 E-Tile收发器IP的调试参数 8.4.1.4. 例化和参数化调试IP内核
8.7. 链接硬件资源 x
8.7.1. 将一个设计链接到一个器件 8.7.2. 将两个设计链接到两个器件 8.7.3. 将一个设计链接到两个器件 8.7.4. 链接设计和不同电路板上的器件 8.7.5. 验证硬件连接
8.8. 识别收发器通道 x
8.8.1. 控制收发器通道
8.10. 运行链路测试 x
8.10.1. 运行BER测试 8.10.2. 链路优化测试 8.10.3. 运行Eye Viewer测试
8.11. 控制PMA模拟设置 x
8.11.1. Intel® Arria® 10和 Intel® Cyclone® 10 GX PMA设置 8.11.2. Intel® Stratix® 10 L- and H-Tile PMA设置 8.11.3. Intel® Stratix® 10 E-Tile PMA设置
8.14. 脚本编写API参考 x
8.14.1. Transceiver Toolkit命令 8.14.2. Data Pattern Generator命令 8.14.3. Data Pattern Checker命令
1. 系统调试工具概述
2. 使用Signal Tap逻辑分析仪进行设计调试
3. Quick Design Verification with Signal Probe
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
6. 使用In-System Sources and Probes进行设计调试
7. 使用System Console分析和调试设计
8. 调试收发器链路
9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档
A. Intel® Quartus® Prime Pro Edition用户指南

2.5.4. 使用Signal Tap Logic Analyzer的时序保留

除验证功能外，时序收敛是一个设计成功运行最关键的部分之一。

Intel® Quartus® Prime Pro Edition软件支持具有Rapid Recompile特性的 Intel® Arria® 10设计中的post-fit tap的时序保留。Rapid Recompile在重新编译期间自动重用设计的已验证部分，而不是重新处理这些部分。

注： The Signal Tap Intel® FPGA IP is not optimized for the Intel® Stratix® 10 architecture.

以下技术可以帮助您保持时序：

  • 避免将关键路径信号添加到.stp文件中。
  • 最小化添加到.stp文件中的组合信号的数量，并尽可能添加寄存器。
  • 对设计中的每个时钟指定一个fMAX约束。
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