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1. 系统调试工具概述
2. 使用Signal Tap逻辑分析仪进行设计调试
3. Quick Design Verification with Signal Probe
4. 使用外部逻辑分析器进行在系统调试(In-System Debugging Using External Logic Analyzers)
5. 存储器和常量的在系统修改(In-System Modification of Memory and Constants)
6. 使用In-System Sources and Probes进行设计调试
7. 使用System Console分析和调试设计
8. 调试收发器链路
9. Intel® Quartus® Prime Pro Edition用户指南调试工具存档
A. Intel® Quartus® Prime Pro Edition用户指南
2.1. Signal Tap逻辑分析仪
2.2. Signal Tap Logic Analyzer任务流程概述
2.3. 配置Signal Tap Logic Analyzer
2.4. 定义触发器
2.5. 编译设计
2.6. 对目标器件或者器件编程
2.7. 运行Signal Tap Logic Analyzer
2.8. 查看,分析和使用采集的数据
2.9. 使用Signal Tap Logic Analyzer调试部分重配置设计
2.10. 使用Signal Tap Logic Analyzer调试基于模块的设计
2.11. 其他功能
2.12. 设计实例:使用Signal Tap Logic Analyzers
2.13. 自定义触发流程应用示例
2.14. Signal Tap脚本支持
2.15. 使用Signal Tap Logic Analyzer进行设计调试修订历史
7.1. System Console简介
7.2. System Console调试流程
7.3. 与System Console交互的IP内核
7.4. 启动System Console
7.5. System Console GUI
7.6. System Console命令
7.7. 在命令行模式下运行System Console
7.8. System Console服务
7.9. System Console示例和教程
7.10. 板载 Intel® FPGA Download Cable II支持
7.11. 系统验证流程中的MATLAB*和Simulink*
7.12. 不推荐使用的命令
7.13. 使用System Console分析和调试设计修订历史
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2.10.2.1. 根分区重用的开发人员(Developer)流程
在Developer工程中,生成一个可重用的根分区,并例化一个SLD JTAG Bridge。此设置支持内核分区的后续验证。
- 创建一个保留的内核分区,然后定义一个Logic Lock区域。
- 在根分区中生成并例化SLD JTAG Bridge Agent。
代理(agent)和主机(host)的组合支持调试Consumer工程中的保留内核分区。
- 在保留内核分区中生成并例化SLD JTAG Bridge Host。
- 将Signal Tap添加到根分区,并布线相关信号。
此操作允许调试Developer和Consumer工程中的根分区。
- 编译,在合成快照或最终快照上导出根分区,然后将文件复制到Consumer工程中。
必须复制到Consumer工程的文件取决于设计的目标器件:
- 在针对 Intel® Arria® 10目标器件系列的设计中,复制.qdb和.sdc文件。
- 在针对 Intel® Stratix® 10 目标器件系列的设计中,复制.qdb文件。
在包含多个子分区的设计中,必须将设计中的JTAG Bridge Instance Agent的层次结构路径和相关索引提供给Consumer。
您也可以在Developer工程中验证设计。
关于每个步骤的详细说明,请参考 AN 847: Signal Tap Tutorial with Design Block Reuse for Intel® Arria® 10 FPGA Development Board 中的Root Partition Reuse Debug—Developer。