| 2019.12.16 |
19.4 |
作了如下变更：
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| 2019.10.07 |
19.3 |
作了如下变更：
- 更正了RSU_STATUS命令的定义。 此命令有9个字，而不是10个字。
- 将E-Tile收发器可能无法配置添加到调试章节。
- 修改了修改应用程序映像列表主题。
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| 2019.09.30 |
19.3 |
作了如下变更：
- 增添了第八个字到RSU_STATUS响应： Word 8：当前映像重试接收器。
- 增添了新的域到RSU_STATUS响应的第5个字。此域指定报告错误的源。
- 将RSU_NOTIFY添加到操作命令。
- 将Programming File Generator所支持的映像数量从3更改成7。
- 更正了RSU_STATUS响应的word 2的定义。全0的值表示无失败映像。
- 去除了对闪存中较低位置的写入限制。(器件固件必须位于地址0x0上)。
- 将err状态脉冲范围从1 ms ±50%更改成0.5 ms to 10 ms。
- 从 Intel® Stratix® 10 FPGA配置流程图中删除了SDM Firmware状态。此状态是是FPGA Configuration状态的一部分。
- 增添了陈述：当使用Generic Serial Flash Interface Intel® FPGA IP写入闪存时，闪存器件必须连接到GPIO。
- 在AS配置方案的调试指南主题中更新了如何对AS x4配置方案调试损坏的配置比特流的建议。
- 更新了显示可选SDM I/O管脚分配的图。在19.3中包括额外可选的SDM I/O管脚。
- 重命名如下组件：
- Reset Release Intel® Stratix® 10 FPGA IP重命名为Reset Release Intel® FPGA IP
- Mailbox Client Intel® Stratix® 10 FPGA IP重命名为Mailbox Client Intel® FPGA IP
- Intel® Stratix® 10 Serial Flash Mailbox Client Intel® FPGA IP重命名为Serial Flash Mailbox Client Intel® FPGA IP
- Partial Reconfiguration External Configuration Controller Intel® Stratix® 10 FPGA IP重命名为Partial Reconfiguration External Configuration Controller Intel® FPGA IP
- 更正了AVST_READY信号主题中的信号名称：当AVST_READY置位时器件可以开始发送数据。
- 添加了注释： Avalon® ST x32配置方案受限于3, DDR x72 DDR外部存储器接口。 Avalon® ST x8 and x16配置方案能够支持高达4, x72 DDR外部存储器接口。
- 更正了次要错误和拼写错误。
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| 2019.07.19 |
19.2 |
作了如下变更：
- 更正了配置，重配置和错误时序图中的数字。number 3现在标识nCONFIG上升沿。对初始配置时序标题下的相关文本重新编号。
- 在 HPS， PCIe* ，eSRAM和HBM2的其他时钟要求 主题中，从在配置开始前需要一个自由运行时钟的组件列表中删除了以下组件：
注： HPS EMIF保留此要求。
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| 2019.07.08 |
19.2 |
作了如下变更：
- 对包含配置管脚约束的所有主题进行修改和重组：
- 澄清了AS x4模式下MSEL管脚的行为。
- 在 Intel® Stratix® 10配置管脚主题中添加了关于上电期间和器件器件清洗后SDM_IO管脚状态的信息。
- 创建了部分重配置和SmartVID信号的各自主题。
- 对RSU章节作了如下变更：
- 增添了以下主题：
- RSU Glossary
- Standard (non-RSU) Flash Layout
- RSU Flash Layout – SDM Perspective
- RSU Flash Layout – Your Perspective
- Detailed Quad SPI Flash Layout
- Sub-partitions Layout
- Sub-Partition Table Layout
- Pointer Block Layout
- Modifying the List of Application Images
- Application Image Layout
- 静态固件替换为决策固件。
- 更新映像现在包括出厂映像，决策固件和决策固件数据。
- QSPI_ERASE命令现在是4 KB对齐的。要擦除的字数必须是1024的倍数。
- 增添了RSU_STATUS和CONFIG_STATUS的主要和次要错误代码的定义。
- 增添了脚注，解释在使用CvP之前必须通过AS配置方案配置外设映像或者完全映像。然后，您可以使用CvP配置内核映像。
- 增添了使用Analog Devices LTM4677器件调节SmartVID器件的PMBus。设置此参数：。
- 增添了对 Avalon® -ST管脚复用的两个限制。关于详细信息，请参考使能复用管脚主题。
- 更正了 Intel® Stratix® 10配置数据宽度，时钟速率和数据速率 表中最大速度和数据速率。最大时钟速率为33 MHz。最大数据速率为33 Mb。
- 更新了 Intel® Stratix® 10 Reset Release IP，包括对新的An 891：使用Reset Release FPGA IP的引用。删除了使用nINIT_DONE信号对 Intel® Hyperflex™ 寄存器门控的建议。
- 在自由运行时钟列表中增添了eSRAM时钟，在配置开始前这些时钟必须是稳定的。
- 增添了注意提示，包含使用 Intel® Quartus® Prime Programmer 19.2或更新版本的 Intel® Stratix® 10 Mailbox Client FPGA IP(其.sof是在 Intel® Quartus® Prime Programmer 19.1或更早版本中生成的)的设计必须生成.sof。
- 在下图中将10 kΩ上拉电阻添加到nCONFIG：
- Connections for Avalon® -ST x8 Single-Device Configuration
- Connections for Avalon® -ST x16 Single-Device Configuration
- Connections for Avalon® -ST x32 Single-Device Configuration
- PFL II IP core with Dual CFI Flash Memory Devices
- 在下图中删除了AVST_READY信号的离散同步器：
- Connections for Avalon® -ST x8 Single-Device Configuration
- Connections for Avalon® -ST x16 Single-Device Configuration
- Connections for Avalon® -ST x32 Single-Device Configuration
如有必要，如果主机是FPGA或者CPLD，那么可以在主机控制器中实现同步器。验证显示了外部同步器是不需要的。
- 建议使用更新的 Intel® Quartus® Prime Programming File Generator，而不是较旧的 Intel® Quartus® Prime Convert Programming Files转换程序来生成编程文件。更改了所有的文件转换主题，使用Programming File Generator。
- 修改所有包含文件转换的步骤的主题，使用Programming File Generator，而不是旧版的 Convert Programming Files对话框。
- 澄清了quad SPI闪存字节寻址的陈述：SDM使用4-byte寻址配置Quad SPI闪存器件(如果闪存容量是256 MB或者更大)。
- 更正了了解Quad SPI闪存字节寻址主题中的闪存容量。 所有尺寸以兆比特或者千兆比特，而不是兆字节或者千兆字节。
- 概括了Figure 2. Intel® Stratix® 10 Configuration Architecture Block Diagram。此图不再列出 Intel® Stratix® 10器件的特定变体。
- 更正了初始配置时序描述中的Step 3。此步骤说明当nConfig为低电平时，SDM在引导后进入空闲模式。
- 更正了 Intel® Stratix® 10 FPGA配置流程图。 FPGA Config*与User Mode之间的跳变说明INIT_DONE = HIGH。
- JTAG配置方案的调试指南 主题中更正了以下陈述： nSTATUS下降沿终止所有JTAG访问，器件反转回MSEL指定的引导源。nSTATUS在JTAG配置期间必须是稳定的。在这两个陈述中，nSTATUS应该是 nCONFIG。
- 删除了Available SDM I/O Pin Assignments for Configuration Signals that Do Not Use Dedicated SDM I/O Pins表中 Avalon® -ST的CVP_CONFDONE的管脚分配。CvP不支持 Intel® Stratix® 10器件中的 Avalon® -ST x8配置方案。
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| 2019.04.10 |
19.1 |
更新了收发器参考时钟。 |
| 2019.04.01 |
19.1 |
增添了以下内容和改进：
作了如下更正：
- 更正了以下陈述：由于 Intel® Stratix® 10器件运行在1.8伏特上，所有的SD MMC I/O都运行在2.7 - 3.6伏特上，SD*卡需要一个中间电平转换器。 此陈述仅适用于SD*卡。
- 更正了表1和表9中 Avalon® -ST x16配置 的MSEL的值。
- 更正了PFL II IP core with Dual P30 or P33 CFI Flash Memory Devices图。nCONFIG信号不应该有下拉电阻。
- 从Remote System Upgrade Using AS Configuration主题中删除了陈述远程系统更新不能对应用映像使用部分重配置(PR)映像。
- 在Mailbox Client Intel® Stratix® 10FPGA IP Command List and Description表中，对于CONFIG_STATUS，更正了MSEL的大小。MSEL为3 bits。
- 在Generating a Standard RSU Image的step 14a中更正了结束地址。它应该是 0x00523FF。
- 更正了QSPI_ERASE的定义。要擦除的字数必须是4000(十六进制)个字的倍数。
- 在Mailbox Client Intel® Stratix® 10 FPGA IP Command List and Descriptions (RSU Functions for Non-HPS Variants)表中，将Number of Commands和Number of Responses分别更改成Command Length和Response Length。
- RSU_STATUS命令的字段。Last failing image字段应该称为First failing image。此字段报告第一个失败应用映像的闪存偏移。
- 在Remote System Upgrade Flash Memory Layout表中，将保留的闪存映像的容量从64k更改为256k。
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| 2018.11.02 |
18.1 |
更新了Figure 39: Intel® Stratix® 10 Modules and Interfaces to Implement RSU Using Images Stored in Flash Memory，排除了SD和MMC存储器。在当前版本中不支持这些存储器类型。 |
| 2018.10.23 |
18.1 |
对 Avalon® -ST Configuration Timing主题的描述添加了以下声明：仅当nSTATUS管脚为高电平时， AVST_READY信号才有效。 |
| 2018.10.10 |
18.1 |
进行了如下变更：
- 将远程系统更新配置映像中所支持的远程系统更新映像的数量从超过500到507。
- 更新了配置固件指针模块格式表中的最后两个条目。
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| 2018.10.04 |
18.1 |
进行了如下变更：
- 更正了远程系统更新主题中的描述。Mailbox Client Intel® Stratix® 10 FPGA Mailbox Client IP Core的一个命令将启动重配置。
- 更正了Intel Stratix 10远程系统更新组件图和相关信息链接。邮箱组件是Mailbox Client Intel® Stratix® 10 FPGA IP Core。
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| 2018.09.21 |
18.1 |
作了如下变更：
- 添加了新的章节，远程系统更新
- 添加了新的章节， Intel® Stratix® 10调试指南
- 在 Avalon® -ST，AS和JTAG配置方案部分中添加了单独的调试指南主题。
- 扩展了Stratix 10配置概述配章节。
- 添加了Additional Clock and SmartVID Requirements for Transceivers, HPS, PCIe* , High Bandwidth Memory (HBM2) and SmartVID主题。
- 扩展了OSC_CLK_1时钟输入主题，包括其他使用要求。
- 增添了AS Using Multiple Serial Flash Devices主题。
- 添加了大量的截图，显示说明 Intel® Quartus® Prime Pro Edition过程。
- 对很多配置方案的图进行了改进。
- 在Defining New CFI Flash Memory Device中主题中添加了以下事实：您必须具有系统管理员权限才能定义新的闪存器件。
- 将MT28EW添加到支持的PFL II闪存器件列表中。
- 将所有描述PFL II闪存的部分从附录移到 Intel® Stratix® 10配置方案章节。
- 编辑整个文档的清晰度和风格。
- 纠正了次要错误和拼写错误
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| 2018.05.07 |
18.0 |
- 删除了Estimating the .qekActive Serial Configuration Time部分。
- 更新了OSC_CLK_1所支持的频率。
- 添加了选择闪存加载器步骤到使用Convert Programming File生成编程文件。
- 添加了注释到TCK、TDI、TMS和TDO，表明它们可用于SoC器件中的HPS JTAG链。
- 在下图中移除了从POR驱动nCONFIG至低电平的指令：
- AS x4单器件配置的连接
- 多个EPCQ-L器件的AS配置的连接设置
- 使用JTAG接口的编程EPCQ-L器件的连接设置
- 添加了注释到OSC_CLK_1 Clock Input，表明到EMIF和PCIe IP内核的参考时钟必须稳定且自由地运行。
- 从Overview of Intel® Quartus® Prime Supported Files and Tools for Configuration and Programming图中删除了.ekp文件。
- 将使用AS配置对 Intel® Stratix® 10器件进行配置 主题更新成生成和编程AS配置编程文件。
- 对Intel Stratix 10器件的配置方案和功能概述表进行了更新：
- 添加了注释表明联系销售代表，以了解有关支持准备情况的更多信息。
- 添加了注释表明联系销售代表，以了解有关EPCQ-L器件以外闪存支持的更多信息。
- 移除了NAND配置支持。
- 通过在空闲状态期间添加循环流箭头来更新Stratix 10器件的配置序列图。
- 更新了Intel Stratix 10器件配置管脚表中的MSEL注释。
- 添加了注释，建议OSC_CLK_1用作OSC_CLK_1 Clock Input中的配置时钟源。
- 更新了 Intel® Stratix® 10器件的配置方案和功能概述表中的CvP数据宽度和最大化数据速率。
- 移除了多个EPCQ-L配置器件的支持。
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