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3.2.5. 所允许的最大外部AS_DATA管脚偏斜延迟指南
您必须最小化AS数据管脚上的偏斜。
偏斜延迟包括以下单元:
- 由于PCB上的板级走线长度不同而导致的延迟
- 闪存器件的电容负载
下表列出了所允许的最大偏斜延迟,具体取决于AS_CLK频率。Intel建议您执行IBIS仿真以确保偏斜延迟不会超过此表中指定的最大延迟。
符号 | 描述 | 频率 | Min | Typical | Max |
---|---|---|---|---|---|
Text_skew | 所指定的AS_CLK频率的AS_DATA的偏斜延迟 | 133 MHz | — | — | 3.60 |
125 MHz | — | — | 4.00 | ||
115 MHz | — | — | 4.20 | ||
108 MHz | — | — | 4.60 | ||
100 MHz | — | — | 5.0 | ||
<100 MHz | — | — | 5.0 |