Intel Stratix 10配置用户指南

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ID 683762
日期 12/16/2019
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1. Intel® Stratix® 10配置用户指南 2. Intel® Stratix® 10配置详情 3. Intel® Stratix® 10配置方案 4. 在设计中包含Reset Release Intel® FPGA IP 5. 远程系统更新(RSU) 6. Intel® Stratix® 10配置特性 7. Intel® Stratix® 10调试指南 8. Intel® Stratix® 10配置用户指南存档 9. Intel® Stratix® 10配置用户指南的文档修订历史
1. Intel® Stratix® 10配置用户指南 x
1.1. Intel® Stratix® 10配置概述 1.2. Intel® Stratix® 10配置体系结构
1.1. Intel® Stratix® 10配置概述 x
1.1.1. 配置和相关信号 1.1.2. 支持在 Intel® Stratix® 10器件中进行配置的Intel下载电缆
1.2. Intel® Stratix® 10配置体系结构 x
1.2.1. 安全器件管理器(Secure Device Manager)
1.2.1. 安全器件管理器(Secure Device Manager) x
1.2.1.1. 更新SDM固件 1.2.1.2. 指定 Intel® Stratix® 10 SoC器件的引导顺序
2. Intel® Stratix® 10配置详情 x
2.1. Intel® Stratix® 10配置时序图 2.2. 配置流程图 2.3. 对HPS， PCIe* ，eSRAM和HBM2的额外时钟要求 2.4. Intel® Stratix® 10配置管脚 2.5. 配置时钟
2.4. Intel® Stratix® 10配置管脚 x
2.4.1. SDM管脚映射 2.4.2. MSEL设置 2.4.3. 可选配置信号的器件配置管脚
2.4.3. 可选配置信号的器件配置管脚 x
2.4.3.1. 指定可选配置管脚 2.4.3.2. 使能复用管脚 2.4.3.3. 配置管脚I/O标准，驱动强度和IBIS模型 2.4.3.4. 用于电源管理和SmartVID的SDM I/O管脚 2.4.3.5. 指定用于部分重配置(PR)的管脚
2.5. 配置时钟 x
2.5.1. 设置配置时钟源 2.5.2. OSC_CLK_1时钟输入
3. Intel® Stratix® 10配置方案 x
3.1. Avalon-ST配置 3.2. AS配置 3.3. SD/MMC配置 3.4. JTAG配置
3.1. Avalon-ST配置 x
3.1.1. Avalon® -ST配置方案硬件组件和文件类型 3.1.2. 使能Avalon-ST器件配置 3.1.3. AVST_READY信号 3.1.4. RBF配置文件格式 3.1.5. Avalon-ST单器件配置 3.1.6. Avalon® -ST配置方案的调试指南 3.1.7. Avalon-ST x8的QSF约束 3.1.8. Avalon-ST x16的QSF约束 3.1.9. Avalon-ST x32的QSF约束 3.1.10. 用于 Avalon® -ST配置方案的IP：Intel FPGA Parallel Flash Loader II IP Core
3.1.10. 用于 Avalon® -ST配置方案的IP：Intel FPGA Parallel Flash Loader II IP Core x
3.1.10.1. 功能说明 3.1.10.2. 使用PFL II IP Core 3.1.10.3. PFL II参数 3.1.10.4. PFL II信号
3.1.10.1. 功能说明 x
3.1.10.1.1. 生成并编程.pof到CFI Flash中 3.1.10.1.2. 使用PFL II IP Core控制Avalon-ST配置 3.1.10.1.3. 映射PFL II IP内核和闪存地址 3.1.10.1.4. 在Flash .pof中实现多个页面 3.1.10.1.5. 存储选项比特 3.1.10.1.6. 验证选项比特起始和结束地址 3.1.10.1.7. 在CFI闪存器件中实现页面(Page)模式和选项位(Option Bit)
3.1.10.2. 使用PFL II IP Core x
3.1.10.2.1. 将.sof转换成.pof文件 3.1.10.2.2. 创建单独的PFL II功能 3.1.10.2.3. 顺序编程CPLD和闪存器件 3.1.10.2.4. 分别编程CPLD和闪存器件 3.1.10.2.5. 定义新的CFI闪存器件
3.2. AS配置 x
3.2.1. AS配置方案硬件组件和文件类型 3.2.2. AS单器件配置 3.2.3. 使用多个串行闪存器件的AS 3.2.4. AS配置时序参数 3.2.5. 所允许的最大外部AS_DATA管脚偏斜延迟指南 3.2.6. 编程串行闪存器件 3.2.7. 串行闪存布局 3.2.8. AS_CLK 3.2.9. 主动串行配置软件设置 3.2.10. Intel® Quartus® Prime编程步骤 3.2.11. AS配置方案的调试指南 3.2.12. AS的QSF约束
3.2.6. 编程串行闪存器件 x
3.2.6.1. 使用AS接口对串行闪存器件进行编程 3.2.6.2. 使用JTAG接口对串行闪存器件进行编程
3.2.7. 串行闪存布局 x
3.2.7.1. 了解Quad SPI Flash字节寻址
3.2.10. Intel® Quartus® Prime编程步骤 x
3.2.10.1. 使用Programming File Generator生成编程文件 3.2.10.2. 将.pof文件编程到串行闪存器件中 3.2.10.3. 将.jic文件编程到串行闪存器件中
3.3. SD/MMC配置 x
3.3.1. SD/MMCSD/MMC单器件配置
3.4. JTAG配置 x
3.4.1. JTAG配置方案硬件组件和文件类型 3.4.2. JTAG器件配置 3.4.3. JTAG多器件配置 3.4.4. JTAG配置方案的调试指南
3.4.2. JTAG器件配置 x
3.4.2.1. 使用下载电缆连接进行JTAG单器件配置 3.4.2.2. 使用微处理器的JTAG单器件配置
3.4.3. JTAG多器件配置 x
3.4.3.1. 使用下载电缆的JTAG多器件配置
4. 在设计中包含Reset Release Intel® FPGA IP x
4.1. 了解Reset Release IP要求 4.2. 对SDM_IO管脚分配INIT_DONE 4.3. 在设计中例化Reset Release IP 4.4. 门控PLL复位信号 4.5. 使用Partial Reconfiguration (PR)时的指南 4.6. 器件配置的详细说明
4.6. 器件配置的详细说明 x
4.6.1. 器件初始化 4.6.2. 防止寄存器上电期间初始化 4.6.3. 嵌入式存储器模块初始条件 4.6.4. 保护状态机逻辑
5. 远程系统更新(RSU) x
5.1. 远程系统更新功能描述 5.2. 执行Non-HPS远程系统更新功能的指南 5.3. 命令和响应 5.4. Quad SPI闪存布局 5.5. 使用Programming File Generator生成远程系统更新映像 5.6. 从FPGA内核进行远程系统更新的实例
5.1. 远程系统更新功能描述 x
5.1.1. RSU术语表 5.1.2. 使用AS配置进行远程系统更新 5.1.3. 远程系统更新配置映像 5.1.4. 远程系统更新配置顺序 5.1.5. 从损坏的映像进行RSU恢复 5.1.6. 使用出厂更新映像进行更新
5.3. 命令和响应 x
5.3.1. 操作命令 5.3.2. 错误代码响应
5.4. Quad SPI闪存布局 x
5.4.1. 高级闪存布局 5.4.2. 详细的Quad SPI闪存布局
5.4.1. 高级闪存布局 x
5.4.1.1. 标准(非RSU)闪存布局 5.4.1.2. RSU闪存布局 – SDM视角 5.4.1.3. RSU闪存布局 – 您的视角
5.4.2. 详细的Quad SPI闪存布局 x
5.4.2.1. RSU子分区布局 5.4.2.2. 子分区表布局 5.4.2.3. 配置指针模块布局 5.4.2.4. 修改应用程序映像列表 5.4.2.5. 应用映像布局
5.5. 使用Programming File Generator生成远程系统更新映像 x
5.5.1. 生成初始RSU映像 5.5.2. 生成应用程序映像 5.5.3. 生成出厂更新映像 5.5.4. 执行Quad SPI操作的命令顺序
5.6. 从FPGA内核进行远程系统更新的实例 x
5.6.1. 必要条件 5.6.2. 创建初始闪存映像，包含出厂映像的比特流和一个应用程序映像 5.6.3. 使用初始远程系统更新映像对闪存进行编程 5.6.4. 使用应用程序映像或出厂映像对器件进行重配置 5.6.5. 添加一个应用程序映像 5.6.6. 移除一个应用程序映像
6. Intel® Stratix® 10配置特性 x
6.1. 器件安全 6.2. 通过协议配置 6.3. 部分重配置
7. Intel® Stratix® 10调试指南 x
7.1. 配置调试核查表 7.2. Intel® Stratix® 10配置体系结构概述 7.3. SDM Debug Toolkit概述 7.4. 与之前器件系列相比的配置管脚差异 7.5. 配置文件格式差异 7.6. 了解SEU 7.7. 读取唯一的64-Bit CHIP ID 7.8. E-Tile收发器可能无法配置 7.9. 了解和处理配置管脚行为
7.3. SDM Debug Toolkit概述 x
7.3.1. 使用SDM Debug Toolkit
7.9. 了解和处理配置管脚行为 x
7.9.1. nCONFIG 7.9.2. nSTATUS 7.9.3. CONF_DONE和INIT_DONE 7.9.4. SDM_IO管脚
1. Intel® Stratix® 10配置用户指南
2. Intel® Stratix® 10配置详情
3. Intel® Stratix® 10配置方案
4. 在设计中包含Reset Release Intel® FPGA IP
5. 远程系统更新(RSU)
6. Intel® Stratix® 10配置特性
7. Intel® Stratix® 10调试指南
8. Intel® Stratix® 10配置用户指南存档
9. Intel® Stratix® 10配置用户指南的文档修订历史

3.1.10.4. PFL II信号

表 22.  PFL II信号
管脚 类型 弱上拉电阻 功能
pfl_nreset 输入 — 对PFL II IP内核异步复位。拉高以使能FPGA配置。 要防止FPGA配置，当没有使用PFL II IP内核时需要拉低。该管脚不会影响PFL II IP闪存编程功能。
pfl_flash_access_granted 输入 — 用于系统级同步。控制闪存访问的处理器或任何仲裁器驱动此输入管脚。要将PFL II IP内核功能用作闪存主机，需要拉高此输入管脚。驱低pfl_flash_access_granted管脚可防止JTAG接口访问闪存和FPGA配置。
pfl_clk 输入 — 器件的用户输入时钟。这是对PFL II IP的Configuration选项卡上的What is the external clock frequency?参数指定的频率。此频率一定不要高于配置期间对FPGA指定的最大DCLK频率。如果仅使用PFL II IP进行闪存编程，那么此管脚不可用。
fpga_pgm[] 输入 — 确定配置的页面。如果仅使用PFL II IP进行闪存编程，那么此管脚不可用。
fpga_conf_done 输入 10 kΩ Pull-Up Resistor 连接到FPGA的CONF_DONE管脚。如果配置成功，FPGA则会将此管脚释放为高电平。FPGA配置期间，此管脚保持低电平。如果仅使用PFL II IP进行闪存编程，那么此管脚不可用。
fpga_nstatus 输入 10 kΩ Pull-Up Resistor 连接到FPGA的nSTATUS管脚。此管脚在FPGA配置开始之前为高电平，在FPGA配置期间必须保持为高电平。如果出现配置错误，那么FPGA会拉低此管脚，并且PFL II IP core停止从闪存器件中读取数据。如果仅使用PFL II IP进行闪存编程，那么此管脚不可用。
pfl_nreconfigure 输入 —

低电平时启动FPGA重配置。要实现重配置的手动控制，需要连接此管脚到一个开关。您可以使用此输入在CPLD中写入您自己的逻辑，通过PFL II IP触发重配置。您可以使用pfl_nreconfigure驱动fpga_nconfig输出信号启动重配置。pfl_clk管脚寄存此信号。如果仅使用PFL II IP进行闪存编程，那么此管脚不可用。

pfl_flash_access_request 输出 — 用于系统级同步。必要时，该管脚连接到一个处理器或仲裁器(arbiter)。当JTAG接口访问闪存或PFL II IP配置FPGA时，PFL II IP core驱高此管脚。此输出管脚与flash_noe和flash_nwe管脚结合使用。
flash_addr[] 输出 — 闪存地址。地址总线的宽度取决于闪存器件的密度和flash_data总线的宽度。Intel建议在PFL II 中开启(On) Set flash bus pins to tri-state when not in use选项。
flash_data[] 输入或输出 (双向管脚) — 用于发送或接收8-, 16-或者32-bit数据的双向数据总线。Intel建议在PFL II中开启(On) Set flash bus pins to tri-state when not in use选项。 6
flash_nce[] 输出 — 连接到闪存器件的nCE管脚。一个低电平信号使能闪存器件。使用此总线来支持多个闪存器件。flash_nce连接到每个连接的闪存器件的nCE管脚。此端口的宽度取决于链中闪存器件的数量。
flash_nwe 输出 — 连接到闪存器件的nWE管脚。低电平信号使能闪存器件的写操作。
flash_noe 输出 — 连接到闪存器件的nOE管脚。低电平信号使能读操作期间闪存器件的输出。
flash_clk 输出 — 用于突发模式。连接到闪存器件的CLK输入管脚。CLK的有效沿增加闪存器件内部地址计数器。对于单一CFI闪存，flash_clk频率在突发模式下是pfl_clk频率的一半。在dual CFI flash解决方案中，flash_clk频率以四分之一的pfl_clk频率运行。仅可以将该管脚用于突发模式。如果没有使用突发模式，则不可以将这些管脚从闪存器件连接到主机。
flash_nadv 输出 — 用于突发模式。连接到闪存器件的地址有效输入管脚。使用此信号锁存起始地址。仅将此管脚用于突发模式。如果没有使用突发模式，则不可以将这些管脚从闪存器件连接到主机。
flash_nreset 输出 — 连接到闪存器件的复位管脚。低信号复位闪存器件。
fpga_nconfig 开漏输出 10-kW上拉电阻 连接到FPGA的nCONFIG管脚。低脉冲复位FPGA，并启动配置。这些管脚不适用于PFL II IP内核中的闪存编程选项。6
pfl_reset_watchdog 输入 — 一个切换信号在watchdog timer超时前对其进行复位。要复位watchdog timer，需要保持此信号高电平或者低电平至少两个pfl_clk时钟周期。
pfl_watchdog_error 输出 — 高电平时指示watchdog timer的一个错误情况。
相关信息
6 Intel建议不要在PFL II管脚与host I/O管脚(特别是 flash_data和fpga_nconfig管脚)之间插入逻辑。
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