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7.4. 与之前器件系列相比的配置管脚差异
Intel® Stratix® 10配置管脚行为不同于早期器件系列。了解这些差异以及这些管脚的行为方式将有助于理解和调试配置问题。
配置管脚名称(Pre- Intel® Stratix® 10) | Intel® Stratix® 10管脚名称 | 注释 |
---|---|---|
TRST |
不可用 |
使用TMS复位序列。保持TMS在高电平5个TCK周期。 |
CLKUSR |
OSC_CLK_1 |
外部源,可将配置吞吐量增加至250 MHz。使用外部时钟源Transceivers,HPS, PCIe* 和High Bandwidth Memory (HBM2)需要此外部时钟。
请参考Setting Configuration Clock Source来了解在 Intel® Quartus® Prime Pro Edition软件中设置时钟源和频率的说明。 |
CRC_ERROR |
Any unused SDM_IO (SEU_ERROR) |
没有专用位置。现在称为SEU_ERROR。在CONF_DONE置位前要忽略。 |
CONF_DONE | SDM_IO5, SDM_IO16 (CONF_DONE) |
没有单一专用管脚位置。不再是Open Drain。外部上拉不是强制性的。 |
DCLK (PS - FPP) |
AVST_CLK, AVSTx8_CLK |
x8模式在SDM_IO14 (AVSTx8_CLK)上有一个专用时钟输入。对于其他 Avalon® -ST模式,使用AVST_CLK。 AVST_CLK和AVSTx8_CLK必须是连续的,并且在配置期间不能暂停。 |
DCLK (AS) |
SDM_IO2 (AS_CLK) |
在AS模式下使用内部振荡器时,根据AS_CLK 选择,AS_CLK运行范围为57 - 133。如果为OSC_CLK_1管脚提供25 MHz,100 MHz或125 MHz时钟,那么AS_CLK最高可以运行133 MHz。 |
DEV_OE |
不可用 |
|
DEV_CLRn |
不可用 |
|
INIT_DONE |
SDM_IO0 SDM_IO16 INIT_DONE |
不再是Open Drain。 |
MSEL[0] |
SDM_IO5 (MSEL[0]) |
SDM对MSEL进行采样后,此管脚按照所选的配置模式运行。请勿直接连接电源。根据需要使用4.7KΩ上拉或下拉电阻。 |
MSEL[1] |
SDM_IO7 (MSEL[1]) |
SDM对MSEL进行采样后,此管脚按照所选的配置模式运行。请勿直接连接电源。根据需要使用4.7KΩ上拉或下拉电阻。 |
MSEL[2] |
SDM_IO9 (MSEL[2]) |
SDM对MSEL进行采样后,此管脚按照所选的配置模式运行。请勿直接连接电源。根据需要使用4.7KΩ上拉或下拉电阻。 |
NSTATUS |
nSTATUS |
不再是Open Drain。Intel建议对VCCIO_SDM使用一个10 KΩ上拉电阻。 |
NCE |
不可用 |
不支持多器件配置。 |
NCEO |
不可用 |
不支持多器件配置。 |
DATA[31:0] (PP32/PP16) |
AVST_DATA[31:0] |
Avalon® -ST x8将SDM管脚用于数据管脚。 |
DATA[7:0] (PP8) |
SDM _IO pins (AVSTx8_DATAn) |
|
nCSO[2:0] |
SDMIO_8 (AS_nCSO3) SDMI_O7 (AS_nCSO2) SDMI_O9 (AS_nCSO1) SDM_IO5 (AS_nCSO0) |
Intel® Stratix® 10最多支持4个级联AS器件 |
nIO_PULLUP |
不可用 |
使用JTAG指令进行调用。 |
AS_DATA0_ASDO |
SDM_IO4 (AS_DATA0) |
|
AS_DATA[3:1] |
SDM_IO6 (AS_DATA3) SDM_IO3 (AS_DATA2) SDM_IO1 (AS_DATA1) |
与早期器件系列不同,AS接口在上电时不会自动处于三态。当您将MSEL设置为JTAG时,SDM驱动AS_CLK,AS_DATA0-AS_DATA3和AS_nCS0-AS_nCS3,MSEL管脚,直到POR。 |
PR_REQUEST |
GPIO* |
没有专用位置。 |
PR_READY |
GPIO* |
没有专用位置。 |
PR_ERROR |
GPIO* | 没有专用位置。 |
PR_DONE |
GPIO* |
没有专用位置。 |
CVP_CONFDONE |
任何未使用的SDM_IO CVP_CONFDONE |