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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.4. 升级不合规设计RTL
Intel® Quartus® Prime Pro Edition软件采用新型综合引擎(quartus_syn可执行文件)。
quartus_syn综合强制执行更严格的业界标准HDL结构,且本发布中支持如下增强功能:
- 支持带有SystemVerilog接口的模块
- 改善了对VHDL2008的支持
- 新型RAM推理引擎从GENERATE声明或整数阵列推断RAM。
- 更加严格的句法/语义检查有助于提高与其他EDA工具的兼容性。
通过确保设计使用合规的VHDL,Verilog HDL或SystemVerilog,来解决现有RTL代码中的综合差异。处理不合规RTL时,Compiler生成错误。使用本小节中的指导修改现有RTL,取得与 Intel® Quartus® Prime Pro Edition综合的兼容性。