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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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2.5. 管理时序约束
应用适当的时序收敛以正确优化拟合和分析设计的时序。 Fitter优化逻辑在器件中的位置,以满足指定时序和布线约束。
在Timing Analyzer (Tools > Timing Analyzer),或.sdc文件中指定时序约束。运行分析之前,先指定时钟特性,时序异常以及外部信号建立和保持时间的约束。Timing Analyzer在Compilation Report面板中报告对比约束后设计性能的详细信息。
将您在GUI中指定的约束保存到工业级Synopsys Design Constraints File (.sdc)中。随后,可直接编辑.sdc文本文件。如果您在父本.sdc文件中引用多个.sdc文件,则Timing Analyzer按照您罗列的顺序读取.sdc文件。
图 17. Timing Analyzer