仅对英特尔可见 — GUID: mwh1409958372807
Ixiasoft
4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
仅对英特尔可见 — GUID: mwh1409958372807
Ixiasoft
3.11.3. 管理亚稳定性
信号在不相关或异步时钟域中的电路之间传输时,数字设计中可能会出现亚稳定性问题,因为设计人员无法保证传送中的信号符合建立和保持时间要求。
设计人员通常使用同步链来最大程度减少亚稳定事件的发生。确保您的设计中考虑到所有异步时钟域之间的同步。请考虑对高频时钟和频繁切换的数据信号使用具有两个以上寄存器的同步链,从而降低亚稳定故障的可能性。
可使用 Intel® Quartus® Prime软件分析设计同步异步信号时因亚稳性引起的故障平均间隔时间(MTBF),并优化设计以改善亚稳MTBF。亚稳性导致的MTBF是对亚稳性导致的设计失败实例间隔的平均时间估算。较高MTBF(例如两次亚稳故障间隔数百甚至数千年)表明设计更可靠。给定整个系统的上下文,确定可接受的目标MTBF,事实上MTBF计算为静态估算。
Intel® Quartus® Prime软件有助于确定设计中是否具有足够的同步寄存器,以在当前时钟和数据频率条件下生成足够高的MTBF。