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4.1. IP Catalog和Parameter Editor
4.2. Intel® FPGA IP核安装和许可
4.3. IP常规设置
4.4. 向IP Catalog添加自己的IP
4.5. Intel® FPGA IP的最佳实践
4.6. 生成IP Core ( Intel® Quartus® Prime Pro Edition)
4.7. 修改IP实例
4.8. 升级IP核
4.9. 仿真 Intel® FPGA IP核
4.10. 使用其他EDA工具综合IP核
4.11. 以HDL例化IP核
4.12. 支持IEEE 1735加密标准
4.13. Intel FPGA IP核介绍修订历史
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5.4.5. 删除WYSIWYG例化中未指定大小的常数
Intel® Quartus® Prime Pro Edition综合不支持将未指定大小的常数用于WYSIWYG例化。 以.v文件例化WYSIWYG时,其他Quartus软件产品中的综合允许使用SystemVerilog (.sv) 未指定大小的常数。
Intel® Quartus® Prime Pro Edition综合允许将.sv文件中未指定大小的常数用于除WYSIWYG例化以外的其他用途。请确保您的RTL代码不会将未指定大小的常数用于WYSIWYG例化。例如,明确指定一个大小,比如2'b11,而非'1。