MAX 10外部存储器接口用户指南

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ID 683087
日期 2/21/2017
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1. MAX 10外部存储器接口概述 2. MAX 10外部存储器接口体系结构和功能 3. MAX® 10外部存储器接口设计考量 4. MAX® 10外部存储器接口实现指南 5. MAX® 10 UniPHY IP内核参考 A. MAX 10外部存储器接口用户指南存档 7. MAX® 10外部存储器接口用户指南的附加信息
1. MAX 10外部存储器接口概述 x
1.1. MAX® 10外部存储器接口支持和性能
2. MAX 10外部存储器接口体系结构和功能 x
2.1. 外部存储器接口的 MAX® 10 I/O Bank 2.2. MAX 10 DQ/DQS组 2.3. MAX® 10外部存储器接口最大宽度 2.4. MAX 10存储控制器 2.5. MAX® 10外部存储器读数据通路 2.6. MAX® 10外部存储器写入数据通路 2.7. MAX® 10地址/命令路径 2.8. MAX® 10 PHY时钟(PHYCLK)网络 2.9. VT跟踪的相位检测器 2.10. 片上匹配 2.11. 锁相环 2.12. MAX® 10低功耗模式
2.5. MAX® 10外部存储器读数据通路 x
2.5.1. DDR输入寄存器
2.6. MAX® 10外部存储器写入数据通路 x
2.6.1. DDR输出寄存器
3. MAX® 10外部存储器接口设计考量 x
3.1. MAX® 10 DDR2和DDR3设计考量 3.2. LPDDR2设计考量 3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制 3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 3.5. 指南：读取 MAX® 10管脚输出文件
3.1. MAX® 10 DDR2和DDR3设计考量 x
3.1.1. DDR2/DDR3外部存储器接口管脚 3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案
3.1.1. DDR2/DDR3外部存储器接口管脚 x
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.1.1.2. 数据屏蔽管脚 3.1.1.3. DDR2/DDR3纠错编码管脚 3.1.1.4. DDR2/DDR3地址和控制/命令管脚 3.1.1.5. 存储器时钟管脚
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3
3.2. LPDDR2设计考量 x
3.2.1. LPDDR2外部存储器接口管脚 3.2.2. LPPDDR2电源变动限制 3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案
3.2.1. LPDDR2外部存储器接口管脚 x
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.2.1.2. 数据屏蔽管脚 3.2.1.3. LPDDR2地址和控制/命令管脚 3.2.1.4. 存储器时钟管脚
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2
4. MAX® 10外部存储器接口实现指南 x
4.1. UniPHY IP内核 4.2. LPDDR2外部存储器接口实现 4.3. DDR2和DDR3外部存储器接口实现
4.2. LPDDR2外部存储器接口实现 x
4.2.1. 支持的LPDDR2拓扑结构
4.3. DDR2和DDR3外部存储器接口实现 x
4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构
5. MAX® 10 UniPHY IP内核参考 x
5.1. MAX® 10的UniPHY参数设置
5.1. MAX® 10的UniPHY参数设置 x
5.1.1. UniPHY参数—PHY Settings 5.1.2. UniPHY参数—Memory Parameters 5.1.3. UniPHY参数—Memory Timing 5.1.4. UniPHY参数—Board Settings 5.1.5. UniPHY参数—Controller Settings 5.1.6. UniPHY参数—Diagnostics
7. MAX® 10外部存储器接口用户指南的附加信息 x
B.1. MAX® 10外部存储器接口用户指南的文件修订历史
1. MAX 10外部存储器接口概述
2. MAX 10外部存储器接口体系结构和功能
3. MAX® 10外部存储器接口设计考量
4. MAX® 10外部存储器接口实现指南
5. MAX® 10 UniPHY IP内核参考
A. MAX 10外部存储器接口用户指南存档
7. MAX® 10外部存储器接口用户指南的附加信息

5.1.1. UniPHY参数—PHY Settings

有三组选项： General Settings、 Clocks和 Advanced PHY Settings。
表 10.  PHY Settings - General Settings
参数 说明
Speed Grade
指定FPGA目标器件的速度等级，该速度等级影响生成的时序约束和时序报告。
注： 对于MAX 10器件，DDR3和LPDDR2仅支持速度等级–6，而DDR2仅支持速度等级–6和–7。
Generate PHY only

开启此选项以生成一个没有存储控制器的UniPHY IP内核。

开启此选项时，AFI接口被导出，您便能够轻松连接到您自己的存储控制器。
表 11.  PHY Settings - Clocks
参数 说明
Memory clock frequency

驱动存储器件的时钟频率，精确到小数点后4位。

要获得目标存储器配置最高支持的频率，请参考www.altera.com官网上的External Memory Interface Spec Estimator页面。
Achieved memory clock frequency

PLL生成的实际频率来驱动外部存储器接口(存储器时钟)。

PLL reference clock frequency

驱动PLL的输入时钟频率，精确到小数点后4位。

Rate on Avalon-MM interface

Avalon-MM接口上数据总线的位宽。

MAX® 10仅支持Half速率，这产生一个4×存储器数据位宽。

Achieved local clock frequency

PLL生成的实际频率来驱动存储控制器的本地接口(AFI时钟)。

表 12.  DDR3 SDRAM PHY Settings - Advanced PHY Settings
参数 说明
Supply voltage

电源电压和子系列类型存储器。

此选项仅适用于DDR3 SDRAM。

I/O standard

I/O标准电压。

根据您设计的存储器标准来设置I/O标准。

Reconfigurable PLL location

如果您将存储器接口中使用的UniPHY IP内核设置成运行时可重配置，那么必须指定PLL的位置。

此约束生成一个只能布局在指定侧上的PLL。

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