2.2. MAX 10 DQ/DQS组

MAX 10外部存储器接口用户指南

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日期 2/21/2017

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文档目录 x

1. MAX 10外部存储器接口概述 2. MAX 10外部存储器接口体系结构和功能 3. MAX® 10外部存储器接口设计考量 4. MAX® 10外部存储器接口实现指南 5. MAX® 10 UniPHY IP内核参考 A. MAX 10外部存储器接口用户指南存档 7. MAX® 10外部存储器接口用户指南的附加信息

1. MAX 10外部存储器接口概述 x

1.1. MAX® 10外部存储器接口支持和性能

2. MAX 10外部存储器接口体系结构和功能 x

2.1. 外部存储器接口的 MAX® 10 I/O Bank 2.2. MAX 10 DQ/DQS组 2.3. MAX® 10外部存储器接口最大宽度 2.4. MAX 10存储控制器 2.5. MAX® 10外部存储器读数据通路 2.6. MAX® 10外部存储器写入数据通路 2.7. MAX® 10地址/命令路径 2.8. MAX® 10 PHY时钟(PHYCLK)网络 2.9. VT跟踪的相位检测器 2.10. 片上匹配 2.11. 锁相环 2.12. MAX® 10低功耗模式

2.5. MAX® 10外部存储器读数据通路 x

2.5.1. DDR输入寄存器

2.6. MAX® 10外部存储器写入数据通路 x

2.6.1. DDR输出寄存器

3. MAX® 10外部存储器接口设计考量 x

3.1. MAX® 10 DDR2和DDR3设计考量 3.2. LPDDR2设计考量 3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制 3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 3.5. 指南：读取 MAX® 10管脚输出文件

3.1. MAX® 10 DDR2和DDR3设计考量 x

3.1.1. DDR2/DDR3外部存储器接口管脚 3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案

3.1.1. DDR2/DDR3外部存储器接口管脚 x

3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.1.1.2. 数据屏蔽管脚 3.1.1.3. DDR2/DDR3纠错编码管脚 3.1.1.4. DDR2/DDR3地址和控制/命令管脚 3.1.1.5. 存储器时钟管脚

3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x

3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3

3.2. LPDDR2设计考量 x

3.2.1. LPDDR2外部存储器接口管脚 3.2.2. LPPDDR2电源变动限制 3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案

3.2.1. LPDDR2外部存储器接口管脚 x

3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.2.1.2. 数据屏蔽管脚 3.2.1.3. LPDDR2地址和控制/命令管脚 3.2.1.4. 存储器时钟管脚

3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x

3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2

4. MAX® 10外部存储器接口实现指南 x

4.1. UniPHY IP内核 4.2. LPDDR2外部存储器接口实现 4.3. DDR2和DDR3外部存储器接口实现

4.2. LPDDR2外部存储器接口实现 x

4.2.1. 支持的LPDDR2拓扑结构

4.3. DDR2和DDR3外部存储器接口实现 x

4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构

5. MAX® 10 UniPHY IP内核参考 x

5.1. MAX® 10的UniPHY参数设置

5.1. MAX® 10的UniPHY参数设置 x

5.1.1. UniPHY参数—PHY Settings 5.1.2. UniPHY参数—Memory Parameters 5.1.3. UniPHY参数—Memory Timing 5.1.4. UniPHY参数—Board Settings 5.1.5. UniPHY参数—Controller Settings 5.1.6. UniPHY参数—Diagnostics

7. MAX® 10外部存储器接口用户指南的附加信息 x

B.1. MAX® 10外部存储器接口用户指南的文件修订历史

1. MAX 10外部存储器接口概述

1.1. MAX® 10外部存储器接口支持和性能

2. MAX 10外部存储器接口体系结构和功能

2.1. 外部存储器接口的 MAX® 10 I/O Bank

2.2. MAX 10 DQ/DQS组

2.3. MAX® 10外部存储器接口最大宽度

2.4. MAX 10存储控制器

2.5. MAX® 10外部存储器读数据通路

2.5.1. DDR输入寄存器

2.6. MAX® 10外部存储器写入数据通路

2.6.1. DDR输出寄存器

2.7. MAX® 10地址/命令路径

2.8. MAX® 10 PHY时钟(PHYCLK)网络

2.9. VT跟踪的相位检测器

2.10. 片上匹配

2.11. 锁相环

2.12. MAX® 10低功耗模式

3. MAX® 10外部存储器接口设计考量

3.1. MAX® 10 DDR2和DDR3设计考量

3.1.1. DDR2/DDR3外部存储器接口管脚

3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚

3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3

3.1.1.2. 数据屏蔽管脚

3.1.1.3. DDR2/DDR3纠错编码管脚

3.1.1.4. DDR2/DDR3地址和控制/命令管脚

3.1.1.5. 存储器时钟管脚

3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案

3.2. LPDDR2设计考量

3.2.1. LPDDR2外部存储器接口管脚

3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚

3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2

3.2.1.2. 数据屏蔽管脚

3.2.1.3. LPDDR2地址和控制/命令管脚

3.2.1.4. 存储器时钟管脚

3.2.2. LPPDDR2电源变动限制

3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案

3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制

3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求

3.5. 指南：读取 MAX® 10管脚输出文件

4. MAX® 10外部存储器接口实现指南

4.1. UniPHY IP内核

4.2. LPDDR2外部存储器接口实现

4.2.1. 支持的LPDDR2拓扑结构

4.3. DDR2和DDR3外部存储器接口实现

4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构

5. MAX® 10 UniPHY IP内核参考

5.1. MAX® 10的UniPHY参数设置

5.1.1. UniPHY参数—PHY Settings

5.1.2. UniPHY参数—Memory Parameters

5.1.3. UniPHY参数—Memory Timing

5.1.4. UniPHY参数—Board Settings

5.1.5. UniPHY参数—Controller Settings

5.1.6. UniPHY参数—Diagnostics

A. MAX 10外部存储器接口用户指南存档

7. MAX® 10外部存储器接口用户指南的附加信息

B.1. MAX® 10外部存储器接口用户指南的文件修订历史

仅对英特尔可见 — GUID： sam1396417665879

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