MAX 10外部存储器接口用户指南

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ID 683087
日期 2/21/2017
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1. MAX 10外部存储器接口概述 2. MAX 10外部存储器接口体系结构和功能 3. MAX® 10外部存储器接口设计考量 4. MAX® 10外部存储器接口实现指南 5. MAX® 10 UniPHY IP内核参考 A. MAX 10外部存储器接口用户指南存档 7. MAX® 10外部存储器接口用户指南的附加信息
1. MAX 10外部存储器接口概述 x
1.1. MAX® 10外部存储器接口支持和性能
2. MAX 10外部存储器接口体系结构和功能 x
2.1. 外部存储器接口的 MAX® 10 I/O Bank 2.2. MAX 10 DQ/DQS组 2.3. MAX® 10外部存储器接口最大宽度 2.4. MAX 10存储控制器 2.5. MAX® 10外部存储器读数据通路 2.6. MAX® 10外部存储器写入数据通路 2.7. MAX® 10地址/命令路径 2.8. MAX® 10 PHY时钟(PHYCLK)网络 2.9. VT跟踪的相位检测器 2.10. 片上匹配 2.11. 锁相环 2.12. MAX® 10低功耗模式
2.5. MAX® 10外部存储器读数据通路 x
2.5.1. DDR输入寄存器
2.6. MAX® 10外部存储器写入数据通路 x
2.6.1. DDR输出寄存器
3. MAX® 10外部存储器接口设计考量 x
3.1. MAX® 10 DDR2和DDR3设计考量 3.2. LPDDR2设计考量 3.3. 指南： MAX® 10 DDR3、DDR2和LPDDR2外部存储器接口I/O限制 3.4. 指南：DDR2、DDR3和LPDDR2的 MAX® 10电路板设计要求 3.5. 指南：读取 MAX® 10管脚输出文件
3.1. MAX® 10 DDR2和DDR3设计考量 x
3.1.1. DDR2/DDR3外部存储器接口管脚 3.1.2. MAX® 10器件的DDR2/DDR3所建议的匹配方案
3.1.1. DDR2/DDR3外部存储器接口管脚 x
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.1.1.2. 数据屏蔽管脚 3.1.1.3. DDR2/DDR3纠错编码管脚 3.1.1.4. DDR2/DDR3地址和控制/命令管脚 3.1.1.5. 存储器时钟管脚
3.1.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.1.1.1.1. MAX® 10 I/O Bank DQ/DQS支持DDR2/DDR3
3.2. LPDDR2设计考量 x
3.2.1. LPDDR2外部存储器接口管脚 3.2.2. LPPDDR2电源变动限制 3.2.3. MAX® 10器件的LPDDR2所建议的匹配方案
3.2.1. LPDDR2外部存储器接口管脚 x
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 3.2.1.2. 数据屏蔽管脚 3.2.1.3. LPDDR2地址和控制/命令管脚 3.2.1.4. 存储器时钟管脚
3.2.1.1. MAX® 10数据与数据时钟(数据选通)管脚 x
3.2.1.1.1. MAX® 10 I/O Bank DQ/DQS支持LPDDR2
4. MAX® 10外部存储器接口实现指南 x
4.1. UniPHY IP内核 4.2. LPDDR2外部存储器接口实现 4.3. DDR2和DDR3外部存储器接口实现
4.2. LPDDR2外部存储器接口实现 x
4.2.1. 支持的LPDDR2拓扑结构
4.3. DDR2和DDR3外部存储器接口实现 x
4.3.1. MAX® 10支持的DDR2或DDR3拓扑结构
5. MAX® 10 UniPHY IP内核参考 x
5.1. MAX® 10的UniPHY参数设置
5.1. MAX® 10的UniPHY参数设置 x
5.1.1. UniPHY参数—PHY Settings 5.1.2. UniPHY参数—Memory Parameters 5.1.3. UniPHY参数—Memory Timing 5.1.4. UniPHY参数—Board Settings 5.1.5. UniPHY参数—Controller Settings 5.1.6. UniPHY参数—Diagnostics
7. MAX® 10外部存储器接口用户指南的附加信息 x
B.1. MAX® 10外部存储器接口用户指南的文件修订历史
1. MAX 10外部存储器接口概述
2. MAX 10外部存储器接口体系结构和功能
3. MAX® 10外部存储器接口设计考量
4. MAX® 10外部存储器接口实现指南
5. MAX® 10 UniPHY IP内核参考
A. MAX 10外部存储器接口用户指南存档
7. MAX® 10外部存储器接口用户指南的附加信息

5.1.4. UniPHY参数—Board Settings

有三组选项： Setup and Hold Derating， Channel Signal Integrity， 以及Board Skews。
表 18.  Board Settings - Setup and Hold Derating输出信号的压摆率影响着存储器件的建立和保持时间，因此写入了容限。您可以指定输出信号的压摆率以检验其对地址和指令信号及DQ信号的建立和保持时间的影响，或者您也可直接指定建立和保持时间。您应输入从预布局(线)和后布局(板)仿真的PCB开发过程中获得的信息。
参数 说明
Derating method

降额方法。默认设置基于Intel内部电路板仿真数据。要根据您的电路板状况获得精确的时序分析结果，Intel建议执行电路板仿真并在 Quartus® Prime中输入斜率来自动计算降额的建立和保持时间，或者直接输入降额的建立和保持时间。

CK/CK# slew rate (differential)

CK/CK# 压摆率(差分)。
Address/Command slew rate

地址/指令的压摆率。
DQS/DQS# slew rate (Differential)

DQS和DQS# 压摆率(差分)。
DQ slew rate

DQ压摆率。
tIS

地址/指令对CK建立时间。
tIH

地址/指令根据CK保持时间。
tDS

对DQS建立数据时间。
tDH

根据DQS保持数据保持时间。
表 19.  Board Settings - Channel Signal Integrity完整的信道信号测量因符号间干扰，串扰，或其他影响导致的失真。通常情况下，因为多个短截线所造成的反射，信道的损耗会因单级配置增加至多等级配置而提高。虽然 Quartus® Prime时序模型包含了信道的一些不确定性，您必须执行自己的信道信号完整性仿真，并输入额外的信道不确定性，相对于参考的眼，最后进入参数编辑器。
参数 说明
Derating method

在默认的Intel设置(特定的Intel电路板)中进行选择，或者手动输入特定电路板获得的电路板仿真编号。

Address and command eye reduction (setup)

含ISI的地址和指令信号并在设置侧(或眼的左侧)的眼图简化与无ISI的情况相比较。(对于单级设计，ISI可以是零；而在多重级设计，为了准确的时序分析，ISI是必要的。)
Address and command eye reduction (hold)

含ISI的地址和指令信号并在保持侧(或眼的右侧)的眼图简化与无ISI的情况相比较。
Write DQ eye reduction

与没有ISI的情况相比，由于DQ信号上的ISI导致了总眼图缩小。Intel假设ISI在眼左右两侧对称地降低眼宽。

Read DQ eye reduction
Write Delta DQS arrival time

与没有ISI的情况相比，DQS到达时间范围变化的增加。Intel假设ISI导致DQS左右两侧对称进一步变化。

Read Delta DQS arrival time
表 20.  Board Settings - Board Skews

PCB走线之间的偏移会降低时序裕量。而且，在多个chip-select拓扑结构中，不同chip select之间的偏移能够进一步降低时序裕量。这一部分使您能够通过输入相关参数来对这些变化进行补偿。

注： Intel建议使用电路板偏斜参数工具帮助您计算电路板偏斜。更多信息，请参考相关信息部分。
参数 说明
Maximum CK delay to DIMM/device

从FPGA到存储器件的最长CK走线的延迟由下面的公式表示：



公式中，n是存储器时钟数，r是器件的rank数。

Maximum DQS delay to DIMM/device

无论是在DIMM或与FPGA相同的PCB，从FPGA到存储器件的最长的DQS走线延迟由以下公式表示：



其中 n 是DQS的数量，以及 r 是DIMM/器件的排数。例如，在设置双列DIMM时，如果每一列DIMM中有2个DQS，DQS的最大延迟是由以下公式表示：



Minimum delay difference between CK and DQS

在所有DIMM/器件中，当CK信号和任意DQS信号之间的最小偏移或最小正偏移(或最大负偏移)同时抵达同一个DIMM/器件时由以下公式表示：



其中 n 是存储器时钟的数量， m 是DQS的数量，以及 r 是DIMM/器件的排数。例如，在设置双列DIMM时， 如果每一列DIMM中有2对，存储器时钟和4个DQS信号(每个时钟各2个)，CK和DQS之间的最小延迟差由以下公式表示：



在多列配置中，该参数值会影响DDR3接口的写整平余量。此参数值也适用于非整平配置的任何数量的列，但须符合的要求是，在DDR TimeQuest报告中的DQS必须有正余量。

对于多电路板，如果您将该设计分别用于不同的电路板，当CK信号和任意DQS信号之间的最小偏移在所有的DIMM中同时抵达同一个DIMM时，由以下公式表示：
Maximum delay difference between CK and DQS

在所有DIMM/器件中，当CK信号和任意DQS信号之间的最大偏移或最小负偏移(或最大正偏移)同时抵达同一个DIMM/器件时，由以下公式表示：



其中 n 是存储器时钟的数量，m 是DQS的数量，以及 r 是DIMM/器件的排数。例如，在设置双列DIMM时， 如果每一列DIMM中有2对，存储器时钟和4个DQS信号(每个时钟各2个)，CK和DQS之间的最大延迟差由以下公式表示：



在多列配置中，该值会影响DDR3接口的写整平余量。此参数值也适用于非整平配置的任何数量的列，但须符合的要求是，在DDR TimeQuest报告中的DQS必须有正余量。

对于多电路板，如果您将该设计分别用于不同的电路板，当CK信号和任意DQS信号之间的最大偏移(或最大正偏移)在所有的DIMM中同时抵达同一个DIMM时，由以下公式表示：:
Maximum skew within DQS group

DQS组中的DQ与DM信号之间的最大偏移。该值影响所有配置(单个或多个芯片选择，DIMM或组件)中DDR2和DDR3 SDRAM接口的读取采集和写余量。

对于多电路板，DQS组中的DQ和DM信号之间的最大偏移由以下公式表示：
Maximum skew between DQS groups

在不同的DQS组中，DQS信号之间的最大偏移。在无整平下，此值会影响内存接口中的再同步化，如DDR2 SDRAM和分立器件DDR3 SDRAM的单个或多个芯片选择配置。

对于多电路板，如果您将该设计分别用于不同的电路板，不同的DQS组中，DQS信号之间的最大偏移由以下公式表示：
Average delay difference between DQ and DQS

每个DQ信号和DQS信号之间的平均延迟差即计算得出的最长和最小的DQ信号的延迟值的平均值与DQS延迟之差。DQ和DQS之间的平均延迟差由以下公式表示：



其中 n 是DQS组的数量。对于多列或多个CS配置，该公式为：



Maximum skew within address and command bus

对于单个电路板，地址和指令信号之间的最大偏移由以下公式表示：



对于多电路板，如果您将该设计分别用于不同的电路板，地址和指令信号之间的最大偏移由以下公式表示：
Average delay difference between address and command and CK

该值等于最长和最小地址和命令信号的延迟值的平均值，减去CK信号的延迟。该值可以是正值或负值。正值表示比CK信号长的地址和命令信号；负值表示比CK信号长短的地址和命令信号。地址/指令和CK之间的平均延迟差由以下公式表示：



其中 n 是存储器时钟的数量。对于多列或多个CS配置，该公式为：



所述 软件以此偏移优化地址和指令信号的延迟，并让DDR2和DDR3 SDRAM接口具有相应的建立和保持余量。您应从仿真板导出此值。

对于多电路板，如果您将该设计分别用于不同的电路板，地址/指令和CK之间的平均延迟差由以下公式表示：
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